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Manual Verilog

O documento é uma introdução ao Verilog, abordando conceitos fundamentais de Álgebra Booleana e suas aplicações em lógica digital. Ele inclui tópicos como mintermos, maxtermos, mapas de Karnaugh, e detalha a sintaxe e os operadores da linguagem Verilog. Além disso, apresenta postulados e teoremas da Álgebra Booleana, essenciais para a compreensão de circuitos lógicos e funções booleanas.

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MattGrossi

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SD112 – Introdução ao Verilog

Autores

Elivander Judas Tadeu Pereira (INATEL) Letícia Carneiro de Souza (INATEL)

Felipe Gustavo de Freitas Rocha (INATEL)

Histórico de revisões
23/01/2025 V1.0 Versão inicial

2
Tópicos
• Introdução à Álgebra Booleana
• Introdução a Mintermos, Maxtermos e Mapas de Karnaugh
• Introdução às Ferramentas e Servidor
• Verilog – Introdução à Linguagem
• Verilog – Tipos de Dados
• Verilog – Operadores
• Verilog – Declarações Processuais
• Verilog – Declarações Blocking e Non-blocking
• Verilog – Reset Síncrono e Assíncrono
• Verilog – Estilos de Código
• Verilog – Descrição RTL
• Verilog – Descrição Comportamental
• Verilog – Descrição Estrutural
• Verilog – Primitivas do Verilog e Primitivas Definidas por Usuário
• Verilog – Codificação para Síntese e Simulação
3
Página em branco.

4
Aula 0
Introdução à Álgebra Booleana
Definição
• Álgebra Booleana é um
sistema matemático dedutivo
que lida com variáveis lógicas
e operações baseadas em
dois valores possíveis: 0
(falso) e 1 (verdadeiro).
George Boole
(1815 - 1864)
• Foi desenvolvida por George
Boole no século XIX e serve
como base teórica para a
lógica digital e os circuitos
lógicos utilizados em
computadores e dispositivos
digitais.

6
Postulados
• Os postulados de um sistema matemático formam as
suposições básicas a partir das quais é possível deduzir as
regras, os teoremas e as propriedades do sistema. Os
postulados mais comuns usados para formular várias
estruturas algébricas são os seguintes:

1) Fechamento
2) Lei Associativa
3) Lei Comutativa
4) Elemento Identidade
5) Elemento Inverso
6) Lei Distributiva

7
Fechamento
• Um conjunto S é fechado em
relação a um operador binário se,
para cada par de elementos de S, o
operador binário especifica uma
regra para obter um elemento
único de S. Por exemplo, o
conjunto dos números naturais
N={1,2,3,4,…} é fechado em
relação ao operador binário + pelas
regras da adição aritmética, pois,
para quaisquer a, b ∈ N, existe um
único c ∈ N tal que a + b = c.

• No entanto, o conjunto dos números naturais não é fechado em

relação ao operador binário − pelas regras da subtração
aritmética, porque 2 − 3 = −1, e 2, 3 ∈ N, mas (−1) ∉ N.

8
Lei Associativa
Os operadores binários * e + em um conjunto S são ditos
serem associativos sempre que:

(x * y) * z = x * (y * z) = x * y * z para todos os valores de x, y, z ∈ S

(x + y) + z = x + (y + z) = x + y + z para todos os valores de x, y, z ∈ S

9
Lei Comutativa
Um operador binário * em um conjunto S é dito ser
comutativo sempre que:

x * y = y * x para todos os valores de x, y, z ∈ S

x*y=y*x

x=4 4*5=5*4
y=5
20 = 20

10
Elemento Identidade
Um conjunto S possui um elemento identidade em relação a
uma operação binária * se existir um elemento e ∈ S que
satisfaça a propriedade:
e * x = x * e = x para todo valor de x ∈ S

Exemplo: O elemento 0 é um elemento identidade para o

operador binário + no conjunto dos inteiros Z = {..., -3, -2, -1,
0, 1, 2, 3,...} pois:
x + 0 = 0 + x = x, para qualquer x ∈ Z

11
Inverso
Um conjunto S, com um elemento identidade em relação a
uma operação binária *, possui inversos se, para cada x ∈ S,
existir um elemento y ∈ S tal que:

x*y=e

onde e é o elemento identidade da operação.

Exemplo: No conjunto dos números inteiros Z, com o

operador + e o elemento identidade e = 0:
• O inverso de um elemento a é −a, pois:
a + (−a) = 0

12
Lei Distributiva
Se * e ⋅ são dois operadores binários em um conjunto S, dizemos
que * é distributivo sobre ⋅ se, para todos os x, y, z ∈ S:

x ∗ (y.z) = (x∗y) ⋅ (x∗z)

Exemplo: Considere x = 2, y = 3 e z = 4:

2 ⋅ (3 + 4) = (2 ⋅ 3) + (2 ⋅ 4)
x=2
y=3
2⋅7= 6+8
z=4
14 = 14

13
Álgebra Booleana de Dois
Valores
A álgebra booleana de dois valores usa o conjunto B = {0, 1},
com os operadores binários OR (+), AND (⋅) e NOT (x’). As
tabelas abaixo mostram as regras de cada operador:

Tabela do Tabela do Tabela do operador

operador OR (+) operador AND (⋅) de Complemento (x’)
x y x+y x y x .y x x’
0 0 0 0 0 0 0 1
0 1 1 0 1 0 1 0
1 0 1 1 0 0
1 1 1 1 1 1

14
Álgebra Booleana de Dois
Valores
1) Fechamento:
A estrutura é fechada para os operadores + e ⋅, pois o resultado
de qualquer operação é sempre 0 ou 1, ambos pertencentes ao
conjunto B.
2) Elementos Identidade:
• Das tabelas da verdade, observamos os seguintes elementos
identidade:
(a) Para “+”: 0, pois 0 + x = x + 0 = x;
(b) Para “⋅”: 1, pois 1 ⋅ x = x ⋅ 1 = x;
• Isso confirma os elementos identidade conforme o Postulado
2.
3) Leis Comutativas:
As tabelas do slide anterior mostram que x + y = y + x e
x ⋅ y = y ⋅ x, demonstrando a comutatividade dos operadores.

15
Álgebra Booleana de Dois
Valores
x y z y+z 4) Leis Distributivas:
x . (y+z) x.y x.z (x.y) + (x.z)
0 0 0 0 0 0 0 0
1 0 0 0 0
A tabela da verdade
0 0 1
0 1 0 1 0 0 0 0
confirma que os resultados
1 0
de x ⋅ (y + z) e (x ⋅ y) + (x ⋅ z)
0 1 1 0 0 0
0 0
são sempre iguais.
1 0 0 0 0 0

1 0 1 1 1 0 1 1

1 1 0 1 1 1 0 1

1 1 1 1 1 1 1 1

(a) Lei Distributiva de “⋅” sobre “+”:

A tabela da verdade acima, demonstra que x ⋅ (y + z) = (x ⋅y) + (x ⋅z) para todos
os valores de x, y e z.
(b) Lei Distributiva de “+” sobre “⋅”:
A propriedade distributiva de + sobre ⋅ segue a mesma lógica e pode ser
validada usando uma tabela semelhante, onde x+(y ⋅ z)=(x + y)⋅(x + z)

16
Álgebra Booleana de Dois
Valores
5) Complemento
O Postulado 1 trata das propriedades do Complemento e
afirma que:
• x + x’ = 1
• x⋅x=0
(a) Para x + x′ = 1
• 0 + 0′ = 0 + 1 = 1
• 1 + 1′ = 1 + 0 = 1
Assim, verificamos que o Postulado 1
é verdadeiro para os valores de x e x’.
(b) x ⋅ x′ = 0
• 0 ⋅ 0′ = 0 ⋅ 1 = 0
• 1 ⋅ 1′ = 1 ⋅ 0 = 0

17
Álgebra Booleana de Dois
Valores
6) Estrutura binária
O Postulado 6 define a estrutura binária da Álgebra Booleana,
que possui dois elementos distintos, representados por 0
(falso) e 1 (verdadeiro) e esses elementos são diferentes entre
si:
1≠0

Esses valores representam os dois estados fundamentais:

• 1: Verdadeiro, ligado, alto.

• 0: Falso, desligado, baixo.

18
Postulados e Teoremas
Postulados e Teoremas da (a) (b)
Álgebra Booleana
Postulado 2 x+0=x x⋅1=x
Postulado 5 x + x’ = 1 x ⋅ x’ = 0
Teorema 1 x+x=x x⋅x=x
Teorema 2 x+1=1 x⋅0=0
Teorema 3, Involução (x’)’ = x
Postulado 3, Comutativo x+y=y+x x⋅y = y⋅x
Teorema 4, Associativo x + (y + z) = (x + y) + z x(y⋅z) = (x⋅y)z
Postulado 4, Distributivo x(y + z) = xy + xz x + yz = (x + y)(x + z)
Teorema 5, DeMorgan (x + y)’ = x’y’ (xy)’ = x’ + y’
Teorema 6, Absorção x + xy = x x(x + y) = x

(a): Identidade do (b): Identidade do

operador somatório (+) operador produto (⋅)

19
Postulados e Teoremas
Teorema 1 (a): Prova de x + x = x

Declaração Justificativa

x + x = (x + x) ⋅ 1
Postulado 2 (b)
= (x + x)(x + x’)
5 (a)
= x + xx’
4 (b)
=x+0
5 (b)
=x
2 (a)
20
Postulados e Teoremas
Teorema 1 (b): Prova de x ⋅ x = x

Declaração Justificativa

x ⋅ x = xx + 0
Postulado 2 (a)
= xx + xx’
5 (b)
= x(x + x’)
4 (b)
=x⋅1
5 (a)
=x
2 (b)
21
Postulados e Teoremas
Teorema 2 (a): Prova de x + 1 = 1

Declaração Justificativa

x + 1 = 1 ⋅ (x + 1)
Postulado 2 (a)
= (x + x’) (x + 1)
5 (b)
= x + x’ ⋅ 1
4 (b)
= x + x’
5 (a)
Teorema 2 (b): x ⋅ 0 ==
0 por
1 dualidade
2 (b)
22
Postulados e Teoremas
Teorema 3: Prova de (x’)’ = x

x x’ (x’)’
Base: A partir do Postulado 5,
0 1 0
temos:
1 0 1
x + x’ = 1 e x ⋅ x’ = 0

Esses resultados definem o

complemento de x, que é x’, e o
complemento de x’, que é x.

Conclusão: Como o complemento

é único, segue que (x’)’ = x.

23
Postulados e Teoremas
Teorema 6 (a): Prova de x + xy = x

Declaração Justificativa

x + xy = x⋅1 + xy
Postulado 2 (b)
= x(1 + y)
4 (a)
= x(y + 1)
3 (a)
= x⋅1
2 (a)
Teorema 6 (b): x(x + y)== xx por dualidade.
2 (b)
24
Funções Booleanas
Definição:
• A Álgebra Booleana lida com variáveis binárias e operações
lógicas.
Componentes de uma Função Booleana:
• Uma função booleana é descrita por uma expressão algébrica
com:
Variáveis binárias (x, y, z);
Constantes (0 e 1);
Operadores lógicos (AND, OR, NOT, etc).
Comportamento:
• Para um valor dado das variáveis binárias, a função retorna 0
ou 1.

F(x,y) = x⋅y + x′

25
Exemplo: Funções Booleanas
F1 = x + y'z
• Uma Função Booleana descreve
uma relação lógica entre as
variáveis binárias, determinando
sua saída com base nos valores
binários atribuídos às entradas.
x y z F1
• Representação com a Tabela da
0 0 0 0
Verdade:
0 0 1 1
• A Tabela da Verdade mostra todas
as combinações possíveis de 0 1 0 0
entrada e saída correspondente.
0 1 1 0
• O número de linhas da tabela da
1 0 0 1
verdade é 2n, onde n é o número
de variáveis. 1 0 1 1
• Exemplo: Para F1 = x + y'z, há 8 1 1 0 1
combinações possíveis (n = 3). 1 1 1 1

26
Exemplo: Funções Booleanas
(a)
F2 = x’y’z + x’yz +
xy’ (a)
F2 = x’z (y’ + y) +
xy’1

F2 = x’z + xy’ (b)

(b) Manipular uma expressão

Booleana, de acordo com as
regras, permite simplificar a
função, reduzindo o número
de portas e entradas no
circuito, o que diminui
significativamente seu custo
e complexidade.

27
Simplificando Funções
1) x(x’ + y) = xx’ + xy = 0 + xy = xy

2) x + x’y = (x + x’)(x + y) = 1(x + y) = x + y

3) (x + y)(x + y’) = x + xy + xy’ + yy’ = x(1 + y +y’) =

4) xy + x’z + yz = xy + x’z + yz(x + x’)

= xy + x’z + xyz + x’yz
= xy(1 + z) + x’z(1 + y)
= xy + x’z

5) (x + y)(x’ + z)(y + z) = (x + y)(x’ + z), pela

dualidade da função 4.
28
Complemento de Função
Booleanas
Definição Geral
• O complemento de uma função F, representado por F’, é obtido trocando 0’s por
1’s e 1’s por 0’s no valor da função F.
Relevância dos Teoremas de DeMorgan
• Os Teoremas de DeMorgan fornecem uma forma algébrica para calcular
complemento de expressões Booleanas.
• Esses teoremas podem ser estendidos para três ou mais variáveis.
Derivação do Teorema de DeMorgan para três variáveis
1. Dada a expressão (A + B + C)’ , substitua (B + C) por x. A nova expressão é dada
por (A + x)’.
2. Aplicando o Teorema de DeMorgan (o complemento da soma A + x é igual ao
complemento de A vezes o complemento de x) a expressão fica A’x’.
3. Fazendo novamente a substituição do valor de x, a expressão fica A’(B + C)’.
4. Aplicando novamente o teorema de DeMorgan em (B + C)’, a expressão fica
A’B’C’.

29
Complemento de Função
Booleanas
• Os teoremas de DeMorgan, para qualquer número de variáveis,
seguem a mesma lógica dos casos com duas variáveis.
• Eles podem ser derivados por substituições sucessivas,
semelhantes ao método usado nas derivações anteriores.
 Para soma (+):
(A + B + C + D + ... + F)’ = A’B’C’D’...F’
O complemento de uma soma de variáveis resulta no produto dos
complementos das variáveis.

 Para produto (⋅):

(ABCD...F)’ = A’ + B’ + C’ + D’ + ... + F’
O complemento de um produto de variáveis resulta na soma dos
complementos das variáveis.

30
Exemplo: Cálculo do Complemento de
Funções Booleanas

• Objetivo: Demonstrar como calcular o complemento das funções F1 e

F2 utilizando os Teoremas de DeMorgan.

Função F1 e seu complemento: Função F2 e seu complemento:

F1 = x’yz’ + x’y’z F2 = x(y’z’ + yz)

F1’ = (x’yz’ + x’y’z)’ F2’ = [x(y’z’ + yz)]’ = x’
= (x + y’ +z)(x + y + (y’z’ + yz)’
+ z’) = x’ + (y + z)(y’ +
z’)
= x’ + yz’ +y’z

31
Página em branco.

32
Aula 1
Introdução à Álgebra Booleana
(cont.)
Relatório Prático
• Nesta aula, iremos aplicar os conceitos estudados sobre
Álgebra Booleana em exercícios práticos, presentes no
arquivo Relatórios Práticos – SD112 atividade A-001.
• O aluno deverá fazer todos os exercícios e enviar os arquivos
da resolução assinados com seu nome completo para o e-
mail [email protected];
• Assunto do e-mail: Relatório SD112 – Atividade A-001.

• Caso opte por elaborar diagramas de circuitos no

computador, uma solução online e gratuita recomendada é
a utilização do software Draw.IO https://app.diagrams.net/.

34
Instruções
• Para utilização da plataforma Draw.IO, deve-se habilitar as
formas para circuitos elétricos, que incluem portas lógicas,
de acordo com as imagens a seguir:
1) 2)

35
Página em branco.

36
Aula 2
Introdução à Mintermos,
Maxtermos e Mapas de
Karnaugh
Mintermo/Maxtermo
• São duas formas padrões para expressar as funções
booleanas.

• Mintermo (Produto padrão): produto contendo

todas as variáveis na sua forma complementada ou
não.
• Maxtermo (Soma padrão): soma contendo todas as
variáveis na sua forma complementada ou não.

38
Mintermo
• Com duas variáveis binárias são possíveis 4
combinações (22 = 4).

• Cada uma dessas combinações define uma área no

diagrama de Venn.

A B

39
Mintermo
• Esses 4 termos são chamados de mintermos ou
produto padrão.
• Mintermo é composto por duas ou mais variáveis,
ou o seu complemento, aplicadas através de uma
porta AND.
• Para funções de n variáveis
tem-se 2n mintermos,
designados por mj, onde o A B
subscrito j representa o
decimal equivalente ao
número binário que
representa o mintermo.
40
Mintermo
Tabela da verdade ilustrando os mintermos com funções com 3 variáveis.
A B C Mintermo Designação
0 0 0 m0
0 0 1 m1
0 1 0 m2
0 1 1 m3
1 0 0 m4
1 0 1 m5
1 1 0 m6
1 1 1 m7

Se a variável assume o valor "0", ela é representada em sua forma

complementada; se assume o valor "1", é representada em sua forma
direta.

41
Maxtermo

• Da mesma forma que os mintermos, uma função

OR contendo as variáveis na sua forma
complementar ou não é chamado de maxtermo ou
termo soma padrão.

• O maxtermo é designado por Mj onde o subscrito j

representa o decimal equivalente para cada
número binário do maxtermo.

42
Maxtermo
Tabela da verdade ilustrando os maxtermos com funções com 3 variáveis.
A B C Maxtermo Designação
0 0 0 M0
0 0 1 M1
0 1 0 M2
0 1 1 M3
1 0 0 M4
1 0 1 M5
1 1 0 M6
1 1 1 M7

Se a variável assume o valor "0", ela é representada em sua forma direta;

se assume o valor "1", é representada em sua forma complementada.

43
Mintermo/maxtermo
Toda expressão booleana pode ser representada como uma
soma de mintermos ou como um produto de maxtermos.
Exemplo 01: Expressar X(A,B,C) e Y(A,B,C) em termos de soma
de mintermos:
A B C X Y
0 0 0 0 0 1
1 0 0 1 1 1
2 0 1 0 1 0
3 0 1 1 0 0
4 1 0 0 0 1
5 1 0 1 1 1
6 1 1 0 1 0
7 1 1 1 0 1

44
Mintermo/maxtermo
Toda expressão booleana pode ser representada como uma
soma de mintermos ou como um produto de maxtermos.
Exemplo 02: Expressar X(A,B,C) e Y(A,B,C) em termos de
produto de maxtermos:
A B C X Y
0 0 0 0 0 1
1 0 0 1 1 1
2 0 1 0 1 0
3 0 1 1 0 0
4 1 0 0 0 1
5 1 0 1 1 1
6 1 1 0 1 0
7 1 1 1 0 1

45
Mintermo/maxtermo
• Cada maxtermo é o complemento do seu
correspondente mintermo e vice-versa.

Exemplo 03:
• Prove que

Complementando M1 e aplicando o teorema de

DeMorgan tem-se:

46
Mintermo/maxtermo
Exemplo 04:
• Prove que

47
Propriedades dos Mintermos e
Maxtermos
1. Qualquer função booleana pode ser expressa
através da soma de mintermos.
2. Qualquer função booleana pode ser expressa
através do produto de maxtermos.
Uma função booleana pode ser obtida da Tabela da Verdade
atribuindo-se um mintermo para cada combinação de
variáveis que produz lógica 1 e então unindo todos os termos
através do operador OR.
3. Quando uma função booleana está representada
na forma de soma de mintermos ou produto de
maxtermos a função está representada na forma
canônica.

48
Mintermo/maxtermo
Exemplo 05: Expressar as funções D e B através da soma de
mintermos. Entradas Saídas
X Y Z D B
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1

49
Mintermo/maxtermo
Exemplo 06: Expressar as funções D e B através do produto de
maxtermos. Entradas Saídas
X Y Z D B
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1

50
Mintermo/Maxtermo
• Muitas funções booleanas são compostas por termos que
não contém todas as variáveis.
• Contudo, é possível expressar a função através da soma de
produtos.
(Teoria do Complemento)

51
Mapa de Karnaugh
• O Mapa de Karnaugh (K-map) é um método
utilizado para simplificação de expressões
da Álgebra Booleana.
• Foi desenvolvido por Maurice Karnaugh em
1953, sendo um aperfeiçoamento do Mapa Maurice Karnaugh
de Veitch, este desenvolvido por Edward (1924-2022)
Veitch em 1952. K-map
K-map K-map (4 variáveis)
(2 variáveis) (3 variáveis)
AB
A AB 00 01 11 10
0 1 00 01 11 10
00 0 0 0 0
0 0 1 0 0 0 0 0
B C 01 0 1 1 0
1 0 1 1 0 1 1 0 CD 11 1 1 1 1
10 1 1 0 1

52
Mapa de Karnaugh
• O Mapa de Karnaugh é um método para reduzir uma
expressão booleana na sua forma mais simples.
• Contém as mesmas informações contidas na Tabela da
Verdade, entretanto permite que o projetista identifique os
termos que podem ser simplificados.
• Cada linha da Tabela da Verdade representa uma célula no
Mapa de Karnaugh.
• O princípio do Mapa de Karnaugh é o Teorema do
Complemento:
• Termos que diferem em um único bit podem ser
simplificados, eliminando a variável que assume o valor "1"
em um dos termos e o valor "0" no outro termo.
• Código Gray.

53
Mapa de Karnaugh para Duas Variáveis
A
0 1 v1 A=0 e B=0
0 v1 v3 ou v1 v3 v2 A=0 e B=1
B 1 v2 v4 v2 v4 v3 A=1 e B=0
v4 A=1 e B=0

A A A
X 0 1 Y 0 1 0 1
Z
0 1 0 1 0 1
B B 1 1 B
1 1 1 1 1

54
Mapa de Karnaugh para Duas Variáveis
A A A A
0 1 0 1 0 1 0 1
0 1 0 0 1 0
B 1 B 1 1 B B
1 1 1

A A A A
0 1 0 1 0 1 0 1
0 1 0 1 0 1 1 0
B 1 1 B 1 1 B B
1 1 1 1

55
Mapa de Karnaugh para Duas Variáveis
A
X 0 1
0 1 1
B 1

A
Y 0 1
0 1 1
B 1 1

A A A
Z 0 1 Z 0 1 Z 0 1
0 1 1 0 1 1 0 1 1
B 1 1 1
B 1 1 1 B 1 1 1

56
Mapa de Karnaugh para Três
Variáveis
AB • A sequência dos termos é
00 01 11 10 importante para que o Mapa
0 de Karnaugh possa ser
C 1 utilizado corretamente.
AB AB AB
00 01 11 10 00 01 11 10 00 01 11 10
0 1 0 1 0 1
C C C
1 1 1 1 1 1

AB
00 01 11 10
0 1
C
1 1

57
Mapa de Karnaugh para Três
Variáveis

AB AB AB
00 01 11 10 00 01 11 10 00 01 11 10
0 1 1 0 1 1 0 1 1
C C C
1 1 1

AB
00 01 11 10
0 1 1
C
1

58
Mapa de Karnaugh para Três
Variáveis

AB AB AB
00 01 11 10 00 01 11 10 00 01 11 10
0 0 0
C C C
1 1 1 1 1 1 1 1 1

AB
00 01 11 10
0
C
1 1 1

59
Mapa de Karnaugh para Três
Variáveis AB
AB AB
00 01 11 10 00 01 11 10 00 01 11 10
0 1 1 0 1 1 0 1 1
C C C
1 1 1 1 1 1 1 1 1

AB
00 01 11 10
0 1 1
C
1 1 1
AB AB
00 01 11 10 00 01 11 10
0 1 1 1 1 0 1 1 1 1
C C
1 1

60
Mapa de Karnaugh para Três
Variáveis
AB
00 01 11 10
0 1 1 1 1
C
1 1 1

AB
00 01 11 10
0 1 1
C
1 1 1

AB
00 01 11 10
0 1 1 1
C
1 1 1

61
Mapa de Karnaugh para Três
Variáveis AB
00 01 11 10
(3 variáveis / 18 literais)
0 1 1 1
C
1 1 1 1
Algumas possibilidades de agrupamentos*:
AB AB AB
00 01 11 10 00 01 11 10 00 01 11 10
0 1 1 1 0 1 1 1 0 1 1 1
C C C
1 1 1 1 1 1 1 1 1 1 1 1

(3 variáveis / 6 literais) (2 variáveis / 3 literais) (2 variáveis / 2 literais)

EXPRESSÕES BOOLEANAS
EQUIVALENTES EXPRESSÃO BOOLEANA MÍNIMA
(possuem o mesmo resultado lógico) (a mais reduzida: menor quantidade de literais e
menor quantidade de variáveis)
*Existem outros agrupamentos possíveis, mas que também não são mínimos.

62
Mapa de Karnaugh para Quatro Variáveis

AB
00 01 11 10
00 A B C D A BC D
01 D D
CD 11
10

63
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 1 00 1
01 01
CD 11 CD 11
10 10

AB AB
00 01 11 10 00 01 11 10
00 1 00 1
01 01
CD 11 CD 11
10 10

64
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 00
01 1 01 1
CD 11 CD 11
10 10

AB AB
00 01 11 10 00 01 11 10
00 00
01 1 01 1
CD 11 CD 11
10 10

65
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 00
01 01
CD 11 1 CD 11 1
10 10

AB AB
00 01 11 10 00 01 11 10
00 00
01 01
CD 11 1 CD 11 1
10 10

66
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 00
01 01
CD 11 CD 11
10 1 10 1

AB AB
00 01 11 10 00 01 11 10
00 00
01 01
CD 11 CD 11
10 1 10 1

67
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 1 1 00 1 1
01 01
CD 11 CD 11
10 10

AB AB
00 01 11 10 00 01 11 10
00 1 1 00 1 1
01 01
CD 11 CD 11
10 10

68
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 00
01 1 1 01 1 1
CD 11 CD 11
10 10

AB AB
00 01 11 10 00 01 11 10
00 00
01 1 1 01 1 1
CD 11 CD 11
10 10

69
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 00
01 01
CD 11 1 1 CD 11 1 1
10 10

AB AB
00 01 11 10 00 01 11 10
00 00
01 01
CD 11 1 1 CD 11 1 1
10 10

70
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 00
01 01
CD 11 CD 11
10 1 1 10 1 1

AB AB
00 01 11 10 00 01 11 10
00 00
01 01
CD 11 CD 11
10 1 1 10 1 1

71
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 1 00
01 1 01 1
CD 11 CD 11 1
10 10

AB AB
00 01 11 10 00 01 11 10
00 00 1
01 01
CD 11 1 CD 11
10 1 10 1

72
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 1 00
01 1 01 1
CD 11 CD 11 1
10 10

AB AB
00 01 11 10 00 01 11 10
00 00 1
01 01
CD 11 1 CD 11
10 1 10 1

73
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 1 00
01 1 01 1
CD 11 CD 11 1
10 10

AB AB
00 01 11 10 00 01 11 10
00 00 1
01 01
CD 11 1 CD 11
10 1 10 1

74
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 1 00
01 1 01 1
CD 11 CD 11 1
10 10

AB AB
00 01 11 10 00 01 11 10
00 00 1
01 01
CD 11 1 CD 11
10 1 10 1

75
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 1 1 00 1 1
01 1 1 01 1 1
CD 11 CD 11
10 10

AB AB
00 01 11 10 00 01 11 10
00 1 1 00 1 1
01 1 1 01 1 1
CD 11 CD 11
10 10

76
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 00
01 1 1 01 1 1
CD 11 1 1 CD 11 1 1
10 10

AB AB
00 01 11 10 00 01 11 10
00 00
01 1 1 01 1 1
CD 11 1 1 CD 11 1 1
10 10

77
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 00
01 01
CD 11 1 1 CD 11 1 1
10 1 1 10 1 1

AB AB
00 01 11 10 00 01 11 10
00 00
01 01
CD 11 1 1 CD 11 1 1
10 1 1 10 1 1

78
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 1 1 00 1 1
01 01
CD 11 CD 11
10 1 1 10 1 1

AB AB
00 01 11 10 00 01 11 10
00 1 1 00 1 1
01 01
CD 11 CD 11
10 1 1 10 1 1

79
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 1 1 1 1 00
01 01 1 1 1 1
CD 11 CD 11
10 10

AB AB
00 01 11 10 00 01 11 10
00 00
01 01
CD 11 1 1 1 1 CD 11
10 10 1 1 1 1

80
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 1 00 1
01 1 01 1
CD 11 1 CD 11 1
10 1 10 1

AB AB
00 01 11 10 00 01 11 10
00 1 00 1
01 1 01 1
CD 11 1 CD 11 1
10 1 10 1

81
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 1 1 1 1 00
01 1 1 1 1 01 1 1 1 1
CD 11 CD 11 1 1 1 1
10 10

AB AB
00 01 11 10 00 01 11 10
00 00 1 1 1 1
01 01
CD 11 1 1 1 1 CD 11
10 1 1 1 1 10 1 1 1 1

82
Mapa de Karnaugh para Quatro Variáveis
AB AB
00 01 11 10 00 01 11 10
00 1 1 00 1 1
01 1 1 01 1 1
CD 11 1 1 CD 11 1 1
10 1 1 10 1 1

AB AB
00 01 11 10 00 01 11 10
00 1 1 00 1 1
01 1 1 01 1 1
CD 11 1 1 CD 11 1 1
10 1 1 10 1 1

83
Mapa de Karnaugh para Quatro Variáveis

AB
00 01 11 10
00 1
01 1 1
CD 11 1 1
10 1

AB
00 01 11 10
00 1 1 1
01
CD 11 1 1
10 1 1 1 1

84
Mapa de Karnaugh para Cinco
Variáveis

85
Mapa de Karnaugh para Seis
Variáveis

86
Mapa de Karnaugh com Condições
Irrelevantes
• Condições irrelevantes são situações de entrada na
qual a saída pode assumir 0 ou 1 de forma
indiferente.
• Essa condição ocorre, principalmente, devido à
impossibilidade prática de a situação de entrada
acontecer.
• Para utilizá-la em Mapas de Karnaugh, devemos,
para cada condição irrelevante, adotar o valor (0
ou 1) que permita um melhor agrupamento,
visando uma simplificação mais eficiente.

87
Mapa de Karnaugh com Condições
Irrelevantes
A B C S AB
0 0 0 X 00 01 11 10
0 0 1 1 0 X 1 1 1
0 1 0 1 C 1 0 0 0 0
0 1 1 1
1 0 0 0 𝐒 =𝐂
1 0 1 0
1 1 0 0 • O símbolo (X) indica uma condição em que a
1 1 1 0 saída pode assumir 0 ou 1 de forma
indiferente.
• Para fins de simplificação, é recomendado
atribuir X = 1, pois essa escolha permite
formar um agrupamento de uma quadra, em
vez de dois pares (caso X = 0), resultando em
uma expressão de saída mais simplificada.

88
Aula 3
Introdução à Mintermos,
Maxtermos e Mapas de
Karnaugh (cont.)
Relatório Prático
• Nesta aula, iremos aplicar os conceitos estudados
sobre Mintermos, Maxtermos e Mapas de Karnaugh em
exercícios práticos, presentes no arquivo Relatórios Práticos
– SD112 atividade A-002.
• O aluno deverá fazer todos os exercícios e enviar os arquivos
da resolução assinados com seu nome completo para o e-
mail [email protected];
• Assunto do e-mail: Relatório SD112 – Atividade A-002.

90
Aula 4
Introdução às Ferramentas e
Servidor
92
Aula 5
Verilog - Introdução à
Linguagem
O que é Verilog?
• Verilog não é uma
linguagem de software.
• Verilog é uma HDL
(hardware description
language).
• Uma linguagem de
programação com
estruturas especiais
para modelar
hardware.

94
Benefícios de Utilizar HDLs
• HDL é escrito em texto ASCII comum.
• Permite desenvolver o projeto de forma rápida e
gerenciar modificações facilmente.
• Permite projetar em um nível de abstração mais alto.
• Facilita avaliar diferentes opções de design.
• Permite identificar problemas mais cedo no ciclo de
projeto.
• A descrição é independente da implementação.
• A escolha da tecnologia de implementação pode ser
postergada.
• Torna mais simples realizar alterações arquiteturais e
funcionais.
• Facilita a adaptação do design para projetos futuros.
95
Níveis de Abstração
Behavioral
(comportamental)
- algorítimico

Register
Transfer Síntese
Level (RTL) Lógica
Verilog
Gate Level
(nível de portas) Layout
- netlist Place
&
Route
Físico
- silício
- polígonos

96
Níveis de Abstração: Trade-
offs
Simulação/entrada
Menos detalhado
mais rápida Behavioral (comportamental)
- algorítimico

Gate Level (nível de portas)

- netlist

Físico
- silício
Simulação/entrada - polígonos Mais detalhado
mais lenta

97
Níveis de Abstração
Alto Nível
Estrutural (Structural)

Comportamental
(Behavioral)

RTL

Nível de transistor
Baixo Nível

98
Níveis de Abstração: Exemplo

MUX

Comportamental
Estrutural
if sel == '0'
then
RTL out = IN1
else
out = IN2

case(sel)
'0': out = IN1
'1': out = IN2

99
Simulação Tradicional
• Aplica-se estímulos de baixo nível, proprietários e não
portáveis (ou seja, sinais específicos que não são facilmente
transferidos para outros sistemas ou ferramentas).
• Observa-se os resultados na exibição de formas de onda.
• Verifica-se manualmente se a funcionalidade e o tempo do
circuito estão corretos).
• Agora, vamos comparar isso com o uso de Verilog...

100
Simulação baseada em
Verilog
• Testbench de alto nível em
Verilog.
• Testbench escrito em
estilo comportamental.
• Interage-se com o design.
• Design escrito em
estilo RTL.
• Pode-se verificar
automaticamente a
funcionalidade do design.
• Portável entre ferramentas.

101
Estrutura Básica
• Começa com a palavra-chave module module_name
(port_list);
module e termina com a Declarações de porta
palavra-chave endmodule.
• Espaços em branco são Declarações de tipos de dados
utilizados para legibilidade.
Funcionalidade do circuito
• O ponto e vírgula é utilizado
para finalizar instruções. Especificações de tempo
• //: utilizado para comentar
endmodule
uma única linha.
Importante!
• /* */: utilizado para comentar O Verilog é case sensitive para
múltiplas linhas. identificadores
As palavras-chave são sempre
escritas com letra minúscula

102
Declaração de Portas
• Os módulos se comunicam através
de portas. module mult_acc
(out, ina, inb, clk,
• Declaração de portas: aclr);

• <port_type> input [7:0] ina, inb;

<port_name>; input clk, aclr;
output [15:0] out;
• Define-se cada porta como entrada …
(input), saída (output) ou endmodule
entrada/saída (inout). module mult_acc
(
• Na lista após a declaração do input [7:0] ina, inb,
módulo. input clk, aclr,
output [15:0] out
input clk, aclr, …; );
…
• Verilog-2001: na lista de portas. endmodule
(input clk, aclr, …);

103
Representando Hierarquia
Criação de hierarquia por:
• Instanciação de módulo(s).
• Conexão das portas do
módulo a portas ou nets
locais.

module fulladd (input a, b, cin, output sum, carry);

wire n_sum, n_carry1, n_carry2; Nets locais do tipo wire

halfadd U1 (.a(a), .b(b), .sum(n_sum), .carry(n_carry1));

halfadd U2
(.a(n_sum), .b(cin), .sum(sum), .carry(n_carry2));
or U3 (carry, n_carry2, n_carry1);
Primitiva de gate
endmodule

104
Instanciação de Módulos
Formato:
• <component_name> <instance_name> (port
list);
• <component name>
• O nome do módulo que será instanciado.
• <instance name>
• Nome da instância. Deve ser único dentro do módulo
superior.
• (port_list)
• Mapeamento explícito de portas (nome da porta no
módulo original conectado a um sinal ou variável no
módulo superior).

105
Conexão de Portas Nomeadas (Named Port
Connection)
• Especifica-se explicitamente
qual porta da instância está
mapeada para qual
porta/conexão local.
Dica:
Use conexão de
module fulladd (input a, b, cin, output sum, carry);
portas nomeadas
wire n_sum, n_carry1, n_carry2; para conectar
hierarquias
halfadd U1
(.a(a), .b(b), .sum(n_sum), .carry(n_carry1));
...
endmodule wire n_carry1
module halfadd (a, b, sum, do módulo
carry); fulladd mapeado
output sum, carry; para a saída carry
input a, b; do módulo
... halfadd
endmodule

106
Conexão de Portas Ordenadas (Ordered Port
Connection)
• Mapeia-se portas/conexões
locais para as portas de
instância por posição na
ordem que as portas são
declaradas.
module fulladd (input a, b, cin, output sum, carry);
input a do
wire n_sum, n_carry1, n_carry2; fulladd mapeada
halfadd U1 (a, b, n_sum, n_carry1);
para a input a do
... halfadd
input b do
endmodule fulladd mapeada
para a input b do
module halfadd (a, b, sum, halfadd
carry); Cuidado!
output sum, carry; Menos legível e mais propensa a
input a, b; erros do que a conexão de portas
... nomeadas
endmodule
107
Revisão
1. O que é Verilog e para que ele é utilizado?
2. Qual é o bloco básico de construção de um design em Verilog?
3. O que significa instanciar um módulo em Verilog?
4. Qual a diferença entre conexão ordenada e conexão nomeada
ao instanciar um módulo?
5. O que é um testbench e por que ele é importante?
6. Escreva o código para instanciar o seguinte módulo:

108
Relatório Prático
• Nesta aula, iremos aplicar os conceitos estudados
sobre Verilog - Introdução à Linguagem em exercícios
práticos, presentes no arquivo Relatórios Práticos – SD112
atividade A-004.
• O aluno deverá fazer todos os exercícios e enviar os arquivos
da resolução assinados com seu nome completo para o e-
mail [email protected];
• Assunto do e-mail: Relatório SD112 – Atividade A-004.

109
Página em branco.

110
Aula 6
Verilog – Tipos de Dados
O Sistema de Lógica de 4 Valores do
Verilog

Zero, baixo (low), falso, baixo lógico Um, alto (high), verdadeiro, alto
(logic low), terra (ground), VSS, negativo lógico (logic high), VDD, VCC, positivo

HiZ, alta impedância (high

impedance), tri-state, não direcionado
X, desconhecido (contenção de (undriven), desconectado, driver
barramento), não inicializado desabilidade (desconhecido)

112
High-Z (Alta Impedância)
• Representa um estado de alta impedância no circuito.
• O circuito comporta-se como se estivesse desconectado,
sem conduzir corrente elétrica.
• Usado em barramentos de três estados (tri-state buses)
para evitar conflitos de sinal.

Quando ocorre?
• Drivers desativados: Quando todos os drivers do
barramento estão desligados.
• Portas não conectadas: Dados ou portas que não
possuem conexão física.

113
Conceito de Tipo de Dados
• Ao declarar uma variável, é necessário reg op;
especificar seu tipo. Caso a variável
tenha mais de um bit, também é Tipo reg Nome(s) da variável
preciso definir sua largura. module mux
(
• Exemplo: as portas de um módulo, por input a, b,
padrão, são fios (wire) de um único input sel,
bit. output reg op
);
• É possível especificar o tipo e a
always @(a or b or
largura, conforme necessário. sel)
• Existem regras que determinam o uso if (sel == 1)
op = a;
dos tipos de dados: else
op = b;
• Exemplo: atribuições procedurais só
podem ser feitas para tipos de registro endmodule
(register). a 1
op
• Tipos permitidos: integer, b 0
real, reg, time, realtime. sel

114
Tipos de Dados
• Tipo de dado net: representa a interconexão física
entre estruturas.
Bloco nets Bloco nets
nets
funcional: funcional:
Mux (nets) Adder (nets)

• Tipo de dado variável: representa um elemento

que armazena dados temporariamente.
Armazenamento Temporário

115
Tipos de Dado Net
Tipo Definição
wire Representa um nó ou conexão
tri Representa um nó de três estados
supply0 0 lógico
supply1 1 lógico

• Identificadores não declarados utilizados nas conexões de

porta de instância são atribuídos, por padrão, ao tipo wire.
• Declarações de barramento:
• <data_type> [MSB:LSB] <signal name>;
• Exemplos:
• wire [7:0] out;
• tri enable;
116
Resolução de Conflitos Lógicos com Nets
• Se o mesmo barramento for
acionado por várias fontes,
ocorre um conflito. assign y =
a;
• Os tipos de barramento assign y =
possuem uma função de b;
resolução para determinar o
valor final do destino.
y declarado como y declarado como y declarado como
wire y; wand y; wor y;
tri y; triand y; trior y;

117
Tipos de Dados Variáveis
Tipo Definição
reg Variável sem sinal de qualquer tamanho
Utilize reg signed para implementação sinalizada
integer Variável com sinal de 32 bits
real* Armazena números de ponto flutuante
time* Variável inteira de 64 bits usada para representar o tempo de simulação
realtime* Variante de real, usada para medir tempos com ponto flutuante

• Só pode ser atribuída dentro de um processo (procedure), tarefa (task)

ou função (function).
• Declarações de barramento
• reg [MSB:LSB] <signal name>;
• Exemplos No desenvolvimento de circuitos, o uso
de Little Endian [MSB:LSB] é,
• reg [7:0] out; normalmente, adotado como padrão,
mas é possível encontrar projetos
• integer count; utilizando Big Endian [LSB:MSB].
*Sem suporte para síntese.
118
Regras de Conexão de Portas
• O diagrama mostra os critérios de tipos de dados para
conexão de portas quando módulos são instanciados.

Módulo de mais alto nível

Módulo de mais baixo nível

variável ou net output net

variável input net net inout net

ou net

119
Exemplo
DUT – Design Under Test

Input Port Output Port

net/register net net/register net
atop a y ytop
btop b net

Inout port
module top;
wire ytop;
reg atop, btop; net module dut (
input a, b,
initial output y
begin
);
atop = 1'b0;
btop = 1'b0;
end assign y = a & b;

dut U1 endmodule
(.a(atop), .y(ytop), .b(btop));

endmodule

120
Parâmetros
• Um parâmetro é um valor constante definido em um módulo para
controlar certos aspectos do seu comportamento ou
configuração.
• Largura de bits, variáveis, delays, valores iniciais etc.
• Pode ser sobrescrito para cada instância individual.
• Os parâmetros do módulo não podem ser modificados durante a
execução – eles não são variáveis.
Sintaxe Verilog 1995 Sintaxe Verilog 2001
module mux (a, b, sel, module mux #(parameter WIDTH =
out); 2)(
parameter WIDTH = 2; input [WIDTH-1:0] a, b;
input [WIDTH-1:0] a, input sel;
b; output [WIDTH-1:0] out;
input sel; reg [WIDTH-1:0] out;
output [WIDTH-1:0] out; );
reg [WIDTH-1:0] out; ...
... endmodule
endmodule
121
Parâmetros
• Ao instanciar o módulo mux, pode-se utilizar o valor padrão
do parâmetro (2) ou modificá-lo conforme necessário para
atender aos requisitos do design.

// Utilizando o parâmetro padrão (WIDTH = 2)

mux mux2
(.a(abus), .b(bbus), .sel(sel), .out(opbus);

// Sobrescrevendo o parâmetro
mux #(8) mux8
(.a(abus), .b(bbus), .sel(sel), .out(opbus);

122
Parâmetros
Parâmetros locais:
• localparam: idêntico aos parâmetros de módulo em
todos os aspectos, exceto pelo fato de não poder ser
sobrescrito.
• Usado para constantes que nunca devem ser sobrescritas
durante a instanciação.
parameter size = 8;
localparam outsize = 16;
reg [size-1:0] dataa, datab;
reg [outsize-1:0] out

...

123
Revisão
1. Qual é a principal diferença entre o tipo de dado net e
register (variável)?
2. O que significa declarar um sinal como inout em Verilog
e quando seria útil?
3. Quais são as implicações de declarar um sinal de porta de
módulo como wire ou reg?
4. Qual a principal diferença entre um parameter e um
localparam em Verilog e quando você deve usar cada
um?

124
Aula 7
Verilog – Tipos de Dados (cont.)
Relatório Prático
• Nesta aula, iremos aplicar os conceitos estudados
sobre Verilog – Tipos de Dados em exercícios práticos,
presentes no arquivo Relatórios Práticos – SD112 atividade
A-005.
• O aluno deverá fazer todos os exercícios e enviar os arquivos
da resolução assinados com seu nome completo para o e-
mail [email protected];
• Assunto do e-mail: Relatório SD112 – Atividade A-005.

126
Aula 8
Verilog – Operadores
Sistema de Numeração
• Valores numéricos são representados
como:
<size>'<base><value>
• size: número de bits.
…
• Números sem tamanho definido reg [3:0] zbus;
possuem, por padrão, 32 bits. …
zbus = 4'b1001; //1001
• base: pode ser b (binário), o zbus = 4'o05; //0101
(octal), d (decimal) ou h zbus = 4'd14; //1110
zbus = 4'h2f; //1111
(hexadecimal).
…
4'b1001 = 4'd9 =
4'o11.
• Números sem base definida são, por
padrão, decimais.
• value: qualquer número válido na
base escolhida (mais Z ou X, se for
binário, octal ou hexadecimal). 128
Sistema de Numeração
8'b1100_0001 Binário de 8 bits
64'hff01 Hexadecimal de 64 bits
9'o17 Octal de 9 bits
12 Base e tamanho não definidos (default: decimal de 32
bits)
'h83a Hexadecimal com tamanho não definido
32'bz z de 32 bits (x e z mais à esquerda são
automaticamente estendidos)
• Usa-se _ (underscore) para melhorar a legibilidade.
• Números negativos são especificados colocando-se um sinal de
menos antes do <size>.
• Correto: -8'd3 = Número negativo de 8 bits armazenado
como complemento de 2 de 3.
• Incorreto: 4'd-2 = ERROR!

129
Extensão Automática de
Números
• A base numérica utilizada
define quantos bits cada dígito reg [7:0] a;
reg [11:0] b;
representa: initial
• Um bit (binário) begin
// 0 passing contents of
• Três bits (octal) a
a = 8'h11; // 00010001
• Quatro bits (hexadecimal) a = 8'b11; // 00000011
a = 8'd11; // 00001011
• Se o bit mais significativo for a = 8'h01; // 00000001
um X ou Z, esse valor será a = 8'h10; // 00010000
estendido à esquerda para a = 0; // 00000000
pelo menos 32 bits.
// z padding contents of
• Verilog-2001: estende até b
a largura da expressão. b = 12'hzzz; //
zzzzzzzzzzzz
b = 12'hz; //
zzzzzzzzzzzz
b = 12'h0z; //
00000000zzzz
130
b = 12'hz0; //
Vetores
• Um vetor é um net ou reg com uma largura de dois ou mais bits.
• A largura é especificada ao declarar a variável:
[left position : right position]
• A convenção é utilizar [msb:lsb], e.g., [3:0].
module mux4 (
input wire [3:0] a, b, Vetor wire de 4 bits
input wire sel,
output reg [3:0] op
);
Vetor reg de 4 bits
always @ (a or b or sel)
if (sel == 1)
op = a;
else
op = b;

endmodule

131
Atribuição de Vetores e Ordem de Bits
• Os elementos de um vetor podem ser acessados
pela posição.
input [3:0] inp; reg [3:0] ibus;
output [3:0] reg [3:0] obus;
outp;
assign outp = obus = ibus;
inp;
outp[3 inp[3] obus[3 ibus[3
]
outp[2 inp[2] ]
obus[2 ]
ibus[2
]
outp[1 inp[1] ]
obus[1 ]
ibus[1
]
outp[0 inp[0] ]
obus[0 ]
ibus[0
] ] ]

132
Atribuição de Vetores e Ordem de Bits

assign outp[3] =
inp[0];
outp[3 inp[3]
]
outp[2 inp[2]
]
outp[1 inp[1]
]
outp[0 inp[0]
]
• Os elementos são acessados com base em sua posição, e
não pelo número do elemento — utilize o vetor de acordo
com a forma como ele foi declarado.

133
Atribuição de Vetores e
Largura de Bit
• As larguras dos vetores não precisam coincidir em uma atribuição.
• Se o vetor de origem for maior que o vetor de destino, ele
será truncado. Isso significa que os bits mais significativos
(MSB) do vetor de origem serão descartados para que o
tamanho do vetor de origem se ajuste ao tamanho do vetor
de destino.
• Se o vetor de origem for menor que o vetor de destino, o
vetor de destino será preenchido com 0 a partir dos bits
mais significativos (MSB) até atingir o tamanho necessário.
• Isso pode resultar em um comportamento indesejado, portanto, é
uma boa prática de codificação garantir que as larguras dos
vetores de destino e origem coincidam.
• Pode-se utilizar fatias (slices) e o operador de concatenação { }
para ajustar as larguras dos vetores de maneira mais flexível.

134
Atribuição de Vetores e
Largura de Bit
reg [3:0] zbus; // Vetor de 4
bits
reg [5:0] widebus; // Vetor de 6
bits
zbus = widebus =
widebus; zbus;
widebus[5 widebus[5 0
]
widebus[4 ]
widebus[4 0
zbus[3 ]
widebus[3 ]
widebus[3 zbus[3]
]
zbus[2 ]
widebus[2 ]
widebus[2 zbus[2]
]
zbus[1 ]
widebus[1 ]
widebus[1 zbus[1]
]
zbus[0 ]
widebus[0 ]
widebus[0 zbus[0]
] ] ]
slice concatenation
zbus = widebus = {2'b00,
widebus[3:0]; zbus};
135
Operadores Aritméticos
Símbolo do Operador Funcionalidade module arithops;
// Constantes locais Verilog-2001
+ Adicionar, positivo
localparam integer CONST_INT = -3
- Subtrair, negativo CONST_5 = 5;
localparam [3:0] rega = 3,
* Multiplicar regb = 4'b1010,
regc = 14;
/ Dividir
integer val;
% Módulo reg [3:0] num;

** Expoente initial
begin
• integer é com sinal. val = CONST_5 * CONST_INT; // -
15
• reg é sem sinal . val = (CONST_INT + 5)/2; // 1
• Verilog-2001 – pode-se val = CONST_5/CONST_INT; // -
1
declarar um reg com sinal. num = rega + regb; //
• Verilog-2001 – pode-se 1101
num = rega + 1; //
converter um valor com 0100
sinal e sem sinal utilizando 1101
num = CONST_INT; //

$signed e $unsigned. num = regc % rega; // 2

end

endmodule 136
Operadores Bit a Bit (Bit-wise)
Símbolo do Operador Funcionalidade
module bitwise;
~ NOT (bit a bit) reg [3:0] rega, regb, regc;
& AND (bit a bit) reg [3:0] num;

| OR (bit a bit) initial

begin
^ XOR (bit a bit)
rega = 4'b1001;
^~ ou ~^ XNOR (bit a bit) regb = 4'b1010;
regc = 4'b11x0;

• Operadores bit a bit são num = ~rega; // num =

aplicados diretamente sobre 0110
num = rega & 0; // num =
vetores binários. 0000
• As operações bit a bit, processam num = rega & regb; // num =
cada bit de forma independente. 1000
• Bits desconhecidos em um num = rega | regb; // num =
1011
operando não necessariamente num = regb & regc; // num =
levam a bits desconhecidos no 10x0
num = regb | regc; // num =
resultado. 1110
end 137
endmodule
Operadores Lógicos
Símbolo do Operador Funcionalidade
! Expressão não module logical;
verdadeira // Constantes locais Verilog-
2001
&& AND de duas localparam integer FIVE = 5;
expressões localparam [3:0] CONST_A =
|| OR de duas 4'b0011,
expressões CONST_B =
4'b10xz,
CONST_C =
4'b0z0x;
Os operadores lógicos
interpretam seus operandos reg ans;

como verdadeiro (1'b1), falso initial

(1'b0) ou desconhecido (1'bx). begin
ans = !CONST_A; //
• 1 — se qualquer bit for 1. 0
• 0 — se todos os bits forem 0. 0
ans = CONST_A && 0; //

• x — se qualquer bit for z ou x ans = CONST_A || 0; //

1
e nenhum bit for 1. ans = CONST_A && FIVE; //
1
ans = CONST_A && CONST_B; //
138
1
Operadores de Redução
Símbolo do Operador Funcionalidade
& AND de todos os bits
module reduction;
~& NAND de todos os bits // Constantes locais Verilog-
2001
| OR de todos os bits localparam [3:0] CONST_A =
4'b0100,
~| NOR de todos os bits CONST_B =
4'b1111;
^ XOR de todos os bits
reg val;
^~ ou ~^ XNOR de todos os bits
initial
begin
val =
• Operadores de redução realizam &CONST_A; // 0
val = |
uma operação bit a bit em todos CONST_A; // 1
val
os bits de um único operando. = &CONST_B; // 1
• O resultado é sempre 1’b1, 1’b0 val = |
CONST_B; // 1
ou 1’bx. val = ^CONST_A; // 1

val = ^CONST_B; // 0
val = ~|
CONST_A; // 0
val = 139
~&CONST_A; // 1
Operadores de Deslocamento
Símbolo do Operador Funcionalidade module shift ();
reg [7:0] rega =
<< Deslocamento lógico 8'b10011001;
para a esquerda reg [7:0] regb;
>> Deslocamento lógico
para a direita initial
<<< Deslocamento aritmético begin
para a esquerda regb = rega << 1;
// 00110010
>>> Deslocamento aritmético regb = rega >> 1;
para a direita // 01001100
regb = rega << -1;
// 00000000
end -1 é 2**32-1
endmodule
• Realizam deslocamentos de bits para a esquerda ou direita.
• Deslocamentos para a esquerda (lógico ou aritmético): posições vazias preenchidas com 0.
• Deslocamentos para a direita:
• Lógico: posições vazias preenchidas com 0
• Aritmético (sem sinal): posições vazias preenchidas com 0
• Aritmético (com sinal): posição vazia preenchida com o valor de sinal do bit valor do
MSB.
• Os bits deslocados são perdidos.

140
Operadores Relacionais
module relationals;
Símbolo do Operador Funcionalidade
reg [3:0] rega, regb,
> Maior que regc;
reg val;
< Menor que
>= Maior ou igual initial
begin
<= Menor ou igual
rega = 4'b0011;
regb = 4'b1010;
• Utilizados para comparar valores. regc = 4'b0x10;
• O resultado é: val = regc > rega;
• 1'b1 se a condição for // val = x
verdadeira; val = regb < rega;
// val = 0
• 1'b0 se a condição for falsa; val = regb >= rega;
• 1'bx se a condição não puder // val = 1
val = regb > regc;
ser resolvida. // val = x
end

endmodule
141
Operadores de Igualdade
Símbolo do Operador Funcionalidade
module equalities ();
== Igualdade reg [3:0] rega, regb, regc;
reg val;
!= Desigualdade
=== Igualdade estrita initial
begin
!== Desigualdade estrita rega = 4'b0011;
regb = 4'b1010;
• Utilizados para comparar valores. regc = 4'b1x10;

• Para as igualdades/desigualdades val = rega == regb; // val =

lógicas, x ou z são considerados 0
val = rega != regb; // val =
valores não conhecidos e o 1
resultado é sempre val = regb != regc; // val =
x
desconhecido. val = regc == regc; // val =
• Para as igualdades/desigualdades x
val = rega === regb; // val =
estritas, x ou z são considerados 0
valores distintos e os operandos val = rega !== regc; // val =
1
devem ser idênticos. val = regb === regc; // val =
0
val = regc === regc; // val 142
=
1
Outros Operadores
Símbolo do Operador Funcionalidade Símbolo do Operador Funcionalidade
?: Teste condicional { } Concatenar

module concatenation;
reg [7:0] rega, regb, regc, regd, new;
... reg [3:0] nib1, nib2;
wire out3;
reg out1, out2; initial
begin
rega = 8'b00000011;
always @ (a or b or sel) regb = 8'b00000100;
out1 = sel ? a : b; regc = 8'b00011000;
regd = 8'b11100000;
always @ (a or b or sel) new = {regd[6:5], regc[4:3],
if (sel) regb[3:0]};
out2 = a; // new = 8'b11_11_0100
else new = {2'b11, regb[7:5], rega[4:3],
1'b1};
out2 = b; // new = 8'b11_000_00_1
new = {regd[4:0], regd[7:5]};
assign out3 = sel ? a : // rotate regd right 3 places
b; // new = 8'b00000_111
{nib1, nib2} = rega;
... //nib1 = 4'0000, nib2 = 4'0011
end
endmodule
143
Outros Operadores
Símbolo do Operador Funcionalidade
{ { } } Replicar
module replicate ();
reg rega;
reg [1:0] regb;
• A replicação permite que reg [3:0] regc;
reg [7:0] bus;
você reproduza uma variável initial
begin
dimensionada um número rega = 1'b1;
regb = 2'b11;
determinado de vezes. regc = 4'b1001;

• Pode ser usada com bus = {8{rega}};

// bus = 11111111
concatenação. };
bus = { {4{rega}}, {2{regc[1:0]}}

• Sintaxe: // bus = 1111_01_01

bus = { regc, {2{regb}} };
{<repetitions> // bus = 1001_11_11
{<variable>}} bus = { 2{regc[2:1],
{2{1'b1}}} };
// bus = 00_1_1_00_1_1
end
endmodule

144
Prioridade de Operadores
Tipos de Operadores Símbolos
Alta
Concatenação/Replicação { } { { } }
Inversão (Lógica/Bit a Bit/Aritmética) ! ~ + -
Exponencial **
Aritmética * / %
+ - (binária)
Deslocamento << >> <<< >>>

Relacional < <= > >= Prioridade

Igualdade == != === !==
Bit a Bit/Redução & ~&
^ ^~ ~^
| ~|
Lógico &&
||
Condicional ? :
Baixa

145
Revisão
1. Quantos bits tem o resultado de uma operação lógica &&?
2. Reescreva a seguinte instrução utilizando um número
hexadecimal: aval = 8'b11010011
3. O que é necessário garantir ao replicar valores com o
operador de replicação?
4. Dado o seguinte código "regx = 4'b0101;", qual é
o valor de "bus = { 2{regx[3:1], {3{1'b0,
regx[0]}}} };"?
5. Se regb for definido como um número assinado de 4 bits
conforme abaixo, forneça o código para uma divisão
aritmética binária por dois. Dica: o bit de sinal (ou bit mais
significativo) deve permanecer intacto.
reg [3:0] regb;

146
Aula 9
Verilog – Operadores (cont.)
Relatório Prático
• Nesta aula, iremos aplicar os conceitos estudados
sobre Verilog – Operadores em exercícios práticos,
presentes no arquivo Relatórios Práticos – SD112 atividade
A-006.
• O aluno deverá fazer todos os exercícios e enviar os arquivos
da resolução assinados com seu nome completo para o e-
mail [email protected];
• Assunto do e-mail: Relatório SD112 – Atividade A-006.

148
Aula 10
Verilog – Declarações Processuais
e Contínuas
Declarações Contínuas (Continuous
Assignment)
Modela o comportamento de lógica
combinacional utilizando expressões
e operadores. /*implicit continuous assignment*/
wire [15:0] adder_out = mult_out +
1. O lado esquerdo da expressão out;
(left-hand side – LHS) deve ser é equivalente a
um dado do tipo net.
wire [15:0] adder_out;
2. Sempre ativo: quando um dos assign adder_out = mult_out +
operandos do lado direito da out
expressão (right-hand side –
RHS) muda, a expressão é
avaliada e o net LHS é
atualizado imediatamente.
3. O RHS pode ser net, register ou
funções. assign #5 adder_out = mult_out +
4. Valores de delay podem ser out
atribuídos para modelar
atrasos de portas lógicas.
150
Declarações Processuais (Procedural
Assignments)
…
Existem dois tipos de blocos reg a, b, zor, zand;
processuais
initial
• always: executa begin
a = 1'b1;
repetidamente ao longo da b = 1'b0; Verilog-2001:
simulação, sendo acionado end
Lista de eventos
por uma mudança no valor de always @* com operador
qualquer variável na lista de begin "coringa"
eventos. if (a | b)
zor = 1'b1;
• initial: executa apenas else
zor = 1'b0;
uma vez no início da
simulação. if (a & b)
zand = 1'b1;
• É necessário agrupar várias else
Blocos initial
instruções dentro de um bloco zand = 1'b0;
não são
end
usando begin...end. ... sintetizáveis.

151
Declarações Processuais (Procedural
Assignments)
• Atribuições feitas dentro
de blocos processuais module fulladder (
são chamadas de input a, b, cin,
output reg [1:0] out
atribuições processuais );
(procedural
reg sum, carry;
assignments).
always @(a, b, cin)
begin
• Todas as variáveis no sum = a ^ b ^ cin;
carry = (a & b) | cin & (a ^
lado esquerdo (LHS) b);
devem ser do tipo de out = {carry, sum};
end
dado register (por
exemplo, reg). endmodule

152
Lista de Eventos (Event List)
Lista de eventos construída
• Um evento é qualquer transição utilizando o operador or
dos sinais especificados. always @(a or b or sel)
if (sel == 1)
• O processo é reiniciado quando um op = a;
else
evento na lista de eventos ocorre. op = b;
• O Verilog-2001 adicionou os Lista de eventos construída
operadores vírgula e "coringa". utilizando o operador ','
always @(a, b, sel)
• O operador "coringa" adiciona if (sel == 1)
todos os sinais que entram no op = a;
else
bloco e em qualquer função op = b;
chamada a partir do bloco. Lista de eventos construída
• Nota: Parênteses são opcionais utilizando o coringa '*'
always @(*)
para expressões de evento if (sel == 1)
compostas por um único token. op = a;
else
op = b;

153
Tipos de Processo
Processo Combinacional
• Sensível a todas as entradas utilizadas na lógica combinacional.
A lista de eventos inclui
always @(a, b, sel)
todas as entradas
always @*
usadas na lógica
combinacional.

Processo Sequencial (clocked)

• Sensível ao clock e/ou sinais de controle.
always @(posedge clk, negedge
clr_n)
A lista de eventos não
inclui as entradas d ou ena,
somente o clock e os sinais
de controle assíncronos.

154
Blocos Processuais no Verilog
module design;
wire nsela;

wire nsel = !sel;

wire selb = sel & b;

always @(nsel or selb)

out = nsel | selb;

assign nsela = nsel & a;

always @(a or b or sel)

begin
// procedural
statements
end

// continuous statements
…
endmodule
155
Comando if
module if_example (
• if é um comando input [3:0] a, b, c, d,
condicional. );
output reg [3:0] y

• A condição é uma
always @(a or b or c or d)
expressão booleana. if (d == 4'b0000)
y = a;
• Cada condição do if else if (d <= 4'b0101)
é testada em y = b;
else
sequência. y = c;
• O primeiro teste válido endmodule
executa aquele ramo.
Estrutura de
• As condições podem se hardware inferida
sobrepor.
If sintetiza
em estruturas
de mux

156
Sintaxe do Comando If
if (CONDITION) begin • Comandos if únicos executam
// procedural instruções processuais apenas se
statements a condição for verdadeira...
end

if (CONDITION) begin
• ...adicione um else incondicional
// procedural para executar instruções
statements processuais quando a condição do
end
else begin
if for falsa...
// procedural • ...adicione else if para testar
statements
end outras condições caso a primeira
if (CONDITION) begin seja falsa.
// procedural
statements • O else final é opcional e pode
end ser usado para indicar uma
else if (CONDITION) begin operação padrão.
// procedural
statements • Use begin e end para delimitar
end
else begin
múltiplas instruções processuais.
// procedural
statements 157
Comando case
• case é um comando
condicional de múltiplas vias. module case_example (
input [3:0] a, b, c,
• A expressão do case é d,
avaliada e comparada com output reg [3:0] y
cada item em sequência. );

• Os itens do ramo podem always @*

se sobrepor. case (d)
0 : y = a;
• O primeiro item que 1, 2, 3, 4, 5 : y = b;
6 : y = c;
corresponder executa 7 : y = c;
aquele ramo. default : y =
4'b0000;
• O default opcional captura endcase
valores não especificados.
endmodule
• Neste exemplo, valores
contendo x ou z.
158
Sintaxe do Comando case
case (expression) • Use begin e end para delimitar
item 1 : statement
item 2 : statement múltiplos comandos processuais.
item 3,
item 4 : begin
• casex e casez permitem tratar
statements valores x e/ou z como condições
end "não se importa" (don’t care):
...
item n : statement • casex: x, z e ? são
default : statement considerados como don’t care.
endcase
casex (expression)
item 1 : statement
• casez: apenas z e ? são
... considerados como don’t care.
item n : statement
default : statement
endcase
casez (expression)
item 1 : statement
...
item n : statement
default : statement
endcase

159
Comandos casex e casez
• casex trata x, ? e z casex (encoder)
4'b1xxx : high_lvl = 3;
como "don't cares" ao 4'b01xx : high_lvl = 2;
4'b001x : high_lvl = 1;
invés de valores lógicos. 4'b0001 : high_lvl = 0;
default : high_lvl = 0;
endcase

Se encoder = 4'b1z0x,
então high_lvl = 3
casez (encoder)
• casez trata ambos z e ? 4'b1??? : high_lvl
4'b01?? : high_lvl
=
=
3;
2;
como "don't cares". 4'b001? : high_lvl
4'b0001 : high_lvl
=
=
1;
0;
default : high_lvl = 0;
endcase

Se encoder = 4'b1z0x,
então high_lvl = 3

160
Comando case Alternativo

module finscase (
input [3:0] a, b, c, • Um case item também
d, pode ser uma expressão.
input x, y,
output reg [3:0] op • É possível usar case para
);
verificar os valores de
always @* várias variáveis ao mesmo
case (1'b1) tempo.
x : op = a;
y : op = b; • Os itens são priorizados de
(c==d) : op = c;
default : op = d;
acordo com a ordem.
endcase

endmodule

161
Comandos em Loop: for
• O for é iterado no loop por um número especificado
de vezes.
• A variável de loop deve ser declarada.
• Quando o loop é executado:
• A variável de loop é inicializada.
• A(s) instrução(ões) do loop é(são) executada(s).
• A operação do loop é realizada.
• Quando a condição for falsa, o loop é encerrado.

162
Comandos em Loop: for
module parity (
input wire [3:0] a,
output reg odd
);

integer i;
reg tmp;

always @ a
begin // Expansão do loop for
tmp = 0; tmp = 0 ^ a[0]; // =
for (i = 0; i <= 3; i = i + a[0]
1) tmp = tmp ^ a[1];
tmp = tmp ^ a[i]; tmp = tmp ^ a[2];
odd = tmp; tmp = tmp ^ a[3];
end
O padrão de síntese
endmodule oferece suporte a loops
com limites constantes.

163
Comandos em Loop: repeat
module multiplier ( • O loop repeat executa
input [3:0] op_a, op_b,
output reg [7:0] result um bloco de declarações
); processuais um número
reg [7:0] shift_opa;
determinado de vezes,
reg [3:0] shift_opb; conforme especificado
always @(op_a, op_b)
pelo valor ou expressão
begin entre parênteses.
result = 0;
shift_opa = op_a; // Zero extend • Se uma variável isolada
left for usada na expressão
shift_opb = op_b;
repeat (4) de um loop repeat, o
begin valor da variável dita o
if (shift_opb[0])
result = result + shift_opa;
número de vezes que o
shift_opa = shift_opa << 1; \\ loop será executado.
left
shift_opb = shift_opb >> 1; \\ repeat (count)
right
end // executa o número
end de vezes = valor de
count 164
endmodule
Comandos em Loop: while
... • O loop while executa
while (count < 10) um bloco de declarações
begin
// statements procedurais enquanto
count = count + 1; sua expressão for
end verdadeira (ou diferente
... de zero). Se a expressão
... for inicialmente falsa, as
reg [7:0] tempreg; declarações não são
reg [3:0] count;
...
executadas.
// Count the ones in tempreg • Se uma variável isolada
count = 0;
while (tempreg) // tempreg = 8 for usada na expressão
begin de um loop while, o
if (tempreg[0]) tamanho da variável
count = count + 1;
tempreg = tempreg >> 1; // Shift determina o número de
right vezes que o loop será
end executado.
...

165
Sintaxe dos Comandos em
Loop
Comandos em Loop: // Variável de loop deve ser
declarada
• O loop for requer a declaração for (initial; condition;
de uma variável de loop. inc_dec)
begin
• O loop while continua // statements
enquanto a condição for end
while (condition)
verdadeira. begin
// statements
• O loop repeat itera o número end
de vezes definido pela expressão.
• O loop forever executa repeat (expression)
begin
indefinidamente. // statements
O padrão de síntese não end
suporta forever, repeat
e while. Use-os apenas em forever
testbenches e modelos de begin
simulação. // statements
end

166
Revisão
1. Se mais de uma condição de uma instrução
if...else for verdadeira, qual condição tem
prioridade?
2. As instruções if, case e for são contínuas ou
processuais?
3. Codifique a seguinte lógica condicional:

167
Página em branco.

168
Aula 11
Verilog – Declarações Processuais
e Contínuas (cont.)
Relatório Prático
• Nesta aula, iremos aplicar os conceitos estudados
sobre Verilog – Declarações Processuais e Contínuas em
exercícios práticos, presentes no arquivo Relatórios Práticos
– SD112 atividade A-007.
• O aluno deverá fazer todos os exercícios e enviar os arquivos
da resolução assinados com seu nome completo para o e-
mail [email protected];
• Assunto do e-mail: Relatório SD112 – Atividade A-007.

170
Aula 12
Verilog – Declarações Blocking
e Non-Blocking
Tipos de Atribuições
Processuais
• Declaração blocking (=): É executada imediatamente, ou seja, o
valor é atribuído à variável antes que as instruções seguintes
sejam processadas. É geralmente usada em blocos
combinacionais e segue uma execução sequencial, onde cada
linha deve ser concluída antes da próxima ser executada.

• Declaração non-blocking (<=): É usada em blocos sequenciais

(como always com @posedge), permitindo que o valor seja
calculado e armazenado, mas a atualização da variável é agendada
para o final do ciclo atual. Isso significa que outras operações
podem ser executadas sem esperar a conclusão da atribuição,
garantindo a simulação correta de circuitos sequenciais.
172
Declarações Blocking vs. Non-blocking

Blocking (=) Non-Blocking (<=)

initial initial
begin begin
a = #5 b; a <= #5 b;
c = #10 a; c <= #10
end a;
end

Assumindo inicialmente a = 1 e b = 2