La contribution de cette thèse concerne le développement et la conception d’un système multimédia... more La contribution de cette thèse concerne le développement et la conception d’un système multimédia embarqué basé sur l’approche de conception conjointe matérielle/logicielle (codesign). Il en résulte ainsi la constitution d’une bibliothèque de modules IP (Intellectual Property) pour les applications vidéo. Dans ce contexte, une plateforme matérielle de validation a été réalisée servant au préalable à l’évaluation de l’approche de conception en codesign pour l’étude d’algorithmes de traitement vidéo. Nous nous sommes ainsi intéressés en particulier à l’étude et à l’implantation de la norme de décompression vidéo H.264/AVC. Pour la validation fonctionnelle, l’ensemble du développement a été réalisé autour d’une carte Xilinx à base d’un circuit programmable FPGA Xilinx Virtex-5en mettant en œuvre le processeur hardcore PowerPC du circuit programmable dans l’environnement logiciel Linux pour l’embarqué. Le décodeur H.264/AVC ainsi développé comporte différents accélérateurs matériels pou...
Performances analysis and evaluation of Xenomai with a H.264/AVC decoder
ICM 2011 Proceeding, 2011
The expansion of the market for embedded systems has motivated academic research to offer solutio... more The expansion of the market for embedded systems has motivated academic research to offer solutions to the problems of congestion and connectivity. Indeed, the implementation of the embedded processor on FPGA helps saving space and provides a better interaction between the program and hardware acceleration. Furthermore, the addition of an Operating System (OS) allows to abstract the hardware and to
2010 5th International Symposium On I/V Communications and Mobile Network, 2010
The H.264/AVC standard achieves much higher coding efficiency than previous video coding standard... more The H.264/AVC standard achieves much higher coding efficiency than previous video coding standards. Unfortunately this comes with a cost in considerably increased complexity at the encoder mainly due to motion estimation. Therefore, various fast algorithms have been proposed for reducing computation but they do not consider how they can be effectively implemented by hardware. In this paper, we propose a hardware architecture of fast search block matching motion estimation algorithm using Line Diamond Parallel Search (LDPS) for H.264/AVC video coding system. This architecture presents pipeline processing techniques, minimum latency, maximum throughput and full utilization of hardware resources. The VHDL code has been tested and can work at high frequency in a Xilinx Virtex-5 FPGA circuit.
Implémentation matérielle du filtre anti-bloc pour la norme H. 264/AVC
La norme H.264/MPEG-4-part10 est un standard de compression video qui permet de reduire de moitie... more La norme H.264/MPEG-4-part10 est un standard de compression video qui permet de reduire de moitie le debit de transmission ou de stockage pour une qualite visuelle equivalente aux normes precedentes [1]. Cette norme integre un filtre anti-bloc " deblocking filter " ou " loopfilter " pour ameliorer la qualite visuelle des sequences video en eliminant certains effets indesirables du codage comme les effets de blocs introduits par la segmentation des images et par la transformation entiere. Ce filtre permet une meilleure prediction apportant des gains dans le debit binaire, en general de 5% a 10% [1], tout en produisant la meme qualite objective que la video non filtree. Cependant, le fonctionnement de ce filtre est la partie la plus complexe du decodeur H264/AVC. Il represente quasiment le tiers de la complexite de calcul [2]. En effet, cette caracteristique exige l'utilisation d'une implementation materielle pour un filtre anti-bloc qui est necessaire pour les applications video haute definition (HD). Plusieurs accelerateurs materiels ont ete proposes dans la litterature au cours des dernieres annees pour la realisation architecturale de ce filtre. La plupart de ces accelerateurs materiels utilisent une seule unite de filtrage pour mener a bien les operations de filtrage dans les deux directions (horizontale et verticale). Ces approches necessitent moins d'espace mais elles ne repondent pas aux exigences de debit pour le traitement en temps reel. Par consequent, les solutions basees sur plusieurs corps de filtrage qui s'executent en parallele nous permettent de fournir un meilleur debit sans une augmentation considerable de la surface d'integration.
A parallel hardware architecture of deblocking filter in H264/AVC
2010 9th International Symposium on Electronics and Telecommunications, 2010
... MATMECA, University Bordeaux 1, CNRS UMR 5218 351, Cours de la Libération, 33 405 Talence Ced... more ... MATMECA, University Bordeaux 1, CNRS UMR 5218 351, Cours de la Libération, 33 405 Talence Cedex, France e-mail: [email protected], [email protected], [email protected] ... In fact, these memories are controlled by the signal « wren ». ...
Motion estimation is a highly computational demanding operation during video compression process ... more Motion estimation is a highly computational demanding operation during video compression process and significantly affects the output quality of an encoded sequence. Special hardware architectures are required to achieve real-time compression performance. Many fast search block matching motion estimation (BMME) algorithms have been developed in order to minimize search positions and speed up computation but they do not take into account how they can be effectively implemented by hardware. In this paper, we propose three new hardware architectures of fast search block matching motion estimation algorithm using Line Diamond Parallel Search (LDPS) for H.264/AVC video coding system. These architectures use pipeline and parallel processing techniques and present minimum latency, maximum throughput and full utilization of hardware resources. The VHDL code has been tested and can work at high frequency in a Xilinx Virtex-5 FPGA circuit for the three proposed architectures.
A Very High Throughput Deblocking Filter for H.264/AVC
Journal of Signal Processing Systems, 2013
ABSTRACT This paper presents a novel hardware architecture for the real-time high-throughput impl... more ABSTRACT This paper presents a novel hardware architecture for the real-time high-throughput implementation of the adaptive deblocking filtering process specified by the H.264/AVC video coding standard. A parallel filtering order of six units is proposed according to the H.264/AVC standard. With a parallel filtering order (fully compliant with H.264/AVC) and a dedicated data arrangement in local memory banks, the proposed architecture can process filtering operations for one macroblock with less filtering cycles than previously proposed approaches. Whereas, filtering efficiency is improved due to a novel computation scheduling and a dedicated architecture composed of six filtering cores. It can be used either into the decoder or the encoder as a hardware accelerator for the processor or can be embedded into a full-hardware codec. This developed Intellectual Property block-based on the proposed architecture supports multiple and high definition processing flows in real time. While working at clock frequency of 150 MHz, synthesized under 65 nm low power and low voltage CMOS standard cell technology, it easily meets the throughput requirements for 4 k video at 30 fps of all the levels in H.264/AVC video coding standard and consumes 25.08 Kgates.
Étude et implantation d'algorithmes de compression vidéo optimisés H.264/AVC dans un environnement conjoint matériel et logiciel
La contribution de cette these concerne le developpement et la conception d’un systeme multimedia... more La contribution de cette these concerne le developpement et la conception d’un systeme multimedia embarque base sur l’approche de conception conjointe materielle/logicielle (codesign). Il en resulte ainsi la constitution d’une bibliotheque de modules IP (Intellectual Property) pour les applications video. Dans ce contexte, une plateforme materielle de validation a ete realisee servant au prealable a l’evaluation de l’approche de conception en codesign pour l’etude d’algorithmes de traitement video. Nous nous sommes ainsi interesses en particulier a l’etude et a l’implantation de la norme de decompression video H.264/AVC. Pour la validation fonctionnelle, l’ensemble du developpement a ete realise autour d’une carte Xilinx a base d’un circuit programmable FPGA Xilinx Virtex-5en mettant en œuvre le processeur hardcore PowerPC du circuit programmable dans l’environnement logiciel Linux pour l’embarque. Le decodeur H.264/AVC ainsi developpe comporte differents accelerateurs materiels pou...
La contribution de cette thèse concerne le développement et la conception d’un système multimédia... more La contribution de cette thèse concerne le développement et la conception d’un système multimédia embarqué basé sur l’approche de conception conjointe matérielle/logicielle (codesign). Il en résulte ainsi la constitution d’une bibliothèque de modules IP (Intellectual Property) pour les applications vidéo. Dans ce contexte, une plateforme matérielle de validation a été réalisée servant au préalable à l’évaluation de l’approche de conception en codesign pour l’étude d’algorithmes de traitement vidéo. Nous nous sommes ainsi intéressés en particulier à l’étude et à l’implantation de la norme de décompression vidéo H.264/AVC. Pour la validation fonctionnelle, l’ensemble du développement a été réalisé autour d’une carte Xilinx à base d’un circuit programmable FPGA Xilinx Virtex-5en mettant en œuvre le processeur hardcore PowerPC du circuit programmable dans l’environnement logiciel Linux pour l’embarqué. Le décodeur H.264/AVC ainsi développé comporte différents accélérateurs matériels pou...
Performances analysis and evaluation of Xenomai with a H.264/AVC decoder
ICM 2011 Proceeding, 2011
The expansion of the market for embedded systems has motivated academic research to offer solutio... more The expansion of the market for embedded systems has motivated academic research to offer solutions to the problems of congestion and connectivity. Indeed, the implementation of the embedded processor on FPGA helps saving space and provides a better interaction between the program and hardware acceleration. Furthermore, the addition of an Operating System (OS) allows to abstract the hardware and to
2010 5th International Symposium On I/V Communications and Mobile Network, 2010
The H.264/AVC standard achieves much higher coding efficiency than previous video coding standard... more The H.264/AVC standard achieves much higher coding efficiency than previous video coding standards. Unfortunately this comes with a cost in considerably increased complexity at the encoder mainly due to motion estimation. Therefore, various fast algorithms have been proposed for reducing computation but they do not consider how they can be effectively implemented by hardware. In this paper, we propose a hardware architecture of fast search block matching motion estimation algorithm using Line Diamond Parallel Search (LDPS) for H.264/AVC video coding system. This architecture presents pipeline processing techniques, minimum latency, maximum throughput and full utilization of hardware resources. The VHDL code has been tested and can work at high frequency in a Xilinx Virtex-5 FPGA circuit.
Implémentation matérielle du filtre anti-bloc pour la norme H. 264/AVC
La norme H.264/MPEG-4-part10 est un standard de compression video qui permet de reduire de moitie... more La norme H.264/MPEG-4-part10 est un standard de compression video qui permet de reduire de moitie le debit de transmission ou de stockage pour une qualite visuelle equivalente aux normes precedentes [1]. Cette norme integre un filtre anti-bloc " deblocking filter " ou " loopfilter " pour ameliorer la qualite visuelle des sequences video en eliminant certains effets indesirables du codage comme les effets de blocs introduits par la segmentation des images et par la transformation entiere. Ce filtre permet une meilleure prediction apportant des gains dans le debit binaire, en general de 5% a 10% [1], tout en produisant la meme qualite objective que la video non filtree. Cependant, le fonctionnement de ce filtre est la partie la plus complexe du decodeur H264/AVC. Il represente quasiment le tiers de la complexite de calcul [2]. En effet, cette caracteristique exige l'utilisation d'une implementation materielle pour un filtre anti-bloc qui est necessaire pour les applications video haute definition (HD). Plusieurs accelerateurs materiels ont ete proposes dans la litterature au cours des dernieres annees pour la realisation architecturale de ce filtre. La plupart de ces accelerateurs materiels utilisent une seule unite de filtrage pour mener a bien les operations de filtrage dans les deux directions (horizontale et verticale). Ces approches necessitent moins d'espace mais elles ne repondent pas aux exigences de debit pour le traitement en temps reel. Par consequent, les solutions basees sur plusieurs corps de filtrage qui s'executent en parallele nous permettent de fournir un meilleur debit sans une augmentation considerable de la surface d'integration.
A parallel hardware architecture of deblocking filter in H264/AVC
2010 9th International Symposium on Electronics and Telecommunications, 2010
... MATMECA, University Bordeaux 1, CNRS UMR 5218 351, Cours de la Libération, 33 405 Talence Ced... more ... MATMECA, University Bordeaux 1, CNRS UMR 5218 351, Cours de la Libération, 33 405 Talence Cedex, France e-mail: [email protected], [email protected], [email protected] ... In fact, these memories are controlled by the signal « wren ». ...
Motion estimation is a highly computational demanding operation during video compression process ... more Motion estimation is a highly computational demanding operation during video compression process and significantly affects the output quality of an encoded sequence. Special hardware architectures are required to achieve real-time compression performance. Many fast search block matching motion estimation (BMME) algorithms have been developed in order to minimize search positions and speed up computation but they do not take into account how they can be effectively implemented by hardware. In this paper, we propose three new hardware architectures of fast search block matching motion estimation algorithm using Line Diamond Parallel Search (LDPS) for H.264/AVC video coding system. These architectures use pipeline and parallel processing techniques and present minimum latency, maximum throughput and full utilization of hardware resources. The VHDL code has been tested and can work at high frequency in a Xilinx Virtex-5 FPGA circuit for the three proposed architectures.
A Very High Throughput Deblocking Filter for H.264/AVC
Journal of Signal Processing Systems, 2013
ABSTRACT This paper presents a novel hardware architecture for the real-time high-throughput impl... more ABSTRACT This paper presents a novel hardware architecture for the real-time high-throughput implementation of the adaptive deblocking filtering process specified by the H.264/AVC video coding standard. A parallel filtering order of six units is proposed according to the H.264/AVC standard. With a parallel filtering order (fully compliant with H.264/AVC) and a dedicated data arrangement in local memory banks, the proposed architecture can process filtering operations for one macroblock with less filtering cycles than previously proposed approaches. Whereas, filtering efficiency is improved due to a novel computation scheduling and a dedicated architecture composed of six filtering cores. It can be used either into the decoder or the encoder as a hardware accelerator for the processor or can be embedded into a full-hardware codec. This developed Intellectual Property block-based on the proposed architecture supports multiple and high definition processing flows in real time. While working at clock frequency of 150 MHz, synthesized under 65 nm low power and low voltage CMOS standard cell technology, it easily meets the throughput requirements for 4 k video at 30 fps of all the levels in H.264/AVC video coding standard and consumes 25.08 Kgates.
Étude et implantation d'algorithmes de compression vidéo optimisés H.264/AVC dans un environnement conjoint matériel et logiciel
La contribution de cette these concerne le developpement et la conception d’un systeme multimedia... more La contribution de cette these concerne le developpement et la conception d’un systeme multimedia embarque base sur l’approche de conception conjointe materielle/logicielle (codesign). Il en resulte ainsi la constitution d’une bibliotheque de modules IP (Intellectual Property) pour les applications video. Dans ce contexte, une plateforme materielle de validation a ete realisee servant au prealable a l’evaluation de l’approche de conception en codesign pour l’etude d’algorithmes de traitement video. Nous nous sommes ainsi interesses en particulier a l’etude et a l’implantation de la norme de decompression video H.264/AVC. Pour la validation fonctionnelle, l’ensemble du developpement a ete realise autour d’une carte Xilinx a base d’un circuit programmable FPGA Xilinx Virtex-5en mettant en œuvre le processeur hardcore PowerPC du circuit programmable dans l’environnement logiciel Linux pour l’embarque. Le decodeur H.264/AVC ainsi developpe comporte differents accelerateurs materiels pou...
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