familles des circuits CMOS

Chap 0 : familles des circuits CMOS

Technologies
Chap 1 : Les dispositifs MOS
Chap 2 : Technologie de fabrication CMOS
Conception
Chap 4 : Caractérisation des circuits &
estimation des performances
Chap 5 : Layout
Test
Chap 6 : test 1
 Chap 0: Introduction aux circuits
CMOS

- Le transistor MOS
- Le transistor/Switch MOS
- Logique CMOS
- Représentations circuits et système

Bibliographie
[Adapted from Principles of CMOS VLSI Design by Weste & Eshraghian]

[Adapted from http://infopad.eecs.berkeley.edu/~icdesign/. Copyright 1996 UCB] 2

Transistor N-MOS
Structure

• Le canal n est formé par les porteurs majoritaires (electrons)

• On part d’un substrat type p faiblement dopé
• On y diffuse 2 regions fortement dopées n+
• On ajoute une fine couche isolante de dioxide de silicium (SiO2)
• On découpe 2 trous dans la couche d’oxyde pour les contacts source et drain
• On ajoute le métal (polysilium) de grille dans l’espace entre source et drain
• On ajoute les contacts source, drain et grille

Vgs

Enhancement Mode V-
NMOS Device +++++ V+
------
Vgs > VT
trous E électrons
3
Transistor N-MOS
Lay out

S : surface des armatures en regard,

e: distance entre les armatures et
Ε: la permittivité du diélectrique.

4
 Transistor P-MOS
Structure
• Le canal p est formé par les porteurs majoritaires (trous)
• On part d’un substrat type p faiblement dopé
• On y diffuse 2 regions fortement dopées p+
• On ajoute une fine couche isolante de dioxide de silicium (SiO2)
• On découpe 2 trous dans la couche d’oxyde pour les contacts source et drain
• On ajoute le métal (polysilium) de grille dans l’espace entre source and drain
• On ajoute les contacts source, drain et grille
Vgs

Enhancement Mode
PMOS Device ----- V+
Vgs < VT ++++
V- drain (p+) source (p+)

trous E électrons
Substrate (n)

5
Current Flow
Transistor MOS
Chute de tension

6
Transistor/Switch
NMOS
Vue niveau Switch

7
Transistor/Switch PMOS
Vue niveau Switch

8
Transistor/Switch MOS
Vue niveau Switch

9
Transistor/Switch NMOS
NMOS Switches en Série

10
Transistor/Switch PMOS
PMOS Switches en Série

11
Transistor/Switch MOS
Switches en Parallèle

12
Transistor/Switch MOS
CMOS vue niveau Switch

13
Logique CMOS
Inverseur CMOS

14
 Logique CMOS
Circuit CMOS: MOSN &
MOSP
PULL UP = PMOS Transistor
• Canal-P
Flot Courant
• P-Switches sont OFF quand Gate est HAUT
et ON quand le Gate est BAS
Source (+)
• porteurs majoritaires P

PULL DOWN = NMOS Transistor

• Canal -N Drain (-)
• N-Switches sont ON quand Gate est HAUT
et OFF quand Gate est BAS
• porteurs majoritaires N Drain (+)

Source (-)
ON = Circuit entre Source et Drain
Specification canal (N ou P) = porteurs majoritaires
15
 Logique CMOS
Circuit CMOS ?

Pourquoi Circuits
Complémentaires?

• Static: ne concerne pas la charge stockée

• Simple, efficace, fiable

• Flot de courant seulement durant le temps de

commutation

16
Logique CMOS
Propriétés des portes CMOS

 Vdd et GND ne sont jamais

directement connectés

i.e. pas de court circuit
 Sortie est connectée soit à Vdd ou à
GND

i.e. n’est jamais en haute impédance

17
Logique CMOS
Porte Nand CMOS

18
Logique CMOS
Porte Nor CMOS

19
Logique CMOS
Porte Nor CMOS à 2 entrées

20
 Logique CMOS
Exemples
VDD VDD
VDD
X
X Y
Y
X X’ X*Y =X+Y
Y X+Y
=X*Y
X X Y
VSS
VSS
INV VSS
2 NAND
2 NOR
21
Logique CMOS
Porte Nand CMOS à n
entrées

22
Logique CMOS
Porte Nor CMOS à n entrées

23
 Logique CMOS
Circuits CMOS

VDD

Réseau
pullup
inputs out
Réseau
pulldown
VSS

24
Logique CMOS
Circuits Pull-Up & Pull-
down

A.B C.D A.B + C.D

A+B C+D
(A+B).(C+D)

25
Logique CMOS
Porte complexe CMOS

Réseau Pull Up

Réseau Pull down

26
Emitter Coupled Logic ou Logique à émetteurs couplés (ECL) est une technique permettant
un niveau de performances supérieur à la technique TTL moyennant une consommation bien plus
importante.
Pour la conception de circuits logiques la technique ECL est aujourd'hui totalement dépassée;
elle a eu son heure de gloire à l'époque du supercalculateur, entièrement réalisé en logique ECL.
Elle constitue cependant encore la seule alternative crédible pour la réalisation de portes logiques
très rapides, typiquement au-delà de 10 Gbit/s, et trouve de nombreuses applications dans le
cadre des télécommunications sur fibre optique.

BiCMOS (contraction de Bipolar-CMOS) est le nom d'une technique de circuit intégré alliant les
avantages du CMOS et du bipolaire, c'est-à-dire une forte densité d'intégration et une grande
vitesse de traitement.
Cette technique est utilisée en analogique, pour faire des amplificateurs.
En numérique, sa faible densité d'intégration limite ses usages. 27
Full or Static CMOS Logic

28
NMOS and Pseudo-NMOS

29
Pseudo-NMOS

a b out
Always on.
0 0 1
0 1 0
1 0 0
1 1 0

30
Differential Cascode Voltage switch Logic
(DCVS)

Les deux réseaux ne conduit jamais en même temps.

31
Differential Cascode Voltage switch Logic
(DCVS)

32
Differential Cascode Voltage switch Logic
(DCVS)

33
34
(DCVS):
porte XOR

35
 (DCVS):
porte XOR
On peut réduire le nombre de transistors (par simplification).

On a la forme X.(Y + Y’)

Le transistor B’ peut être partagé par Le transistor B peut être partagé par
les 2 réseaux. les 2 réseaux.
36
 (DCVS):
porte XOR
On obtient alors après simplification.

Le transistor B peut être partagé par

les 2 réseaux. Le transistor B’ peut être partagé par
les 2 réseaux.
37
Diferential Split Level
logic(DSL)

38
Pass-Transistor Logic
Families

Porte de transmission logique

Caractéristiques d’un transistor de passage
transistor de passage à logique complémentaire Complementary Pass-Transistor Logic (CPL)

39
Different Categories of PTL
Circuit Designs (1/2)

40
 Different Categories of PTL
Circuit Designs (2/2)
 Dual-rail
 CPL (Complementary Pass-transistor Logic)
 DPL (Double Pass-transistor Logic)
 SRPL(Swing-Restore Pass-transistor Logic)
 EEPL (Energy Economized Pass transistor Logic)
 PPL (Push-Pull Pass transistor Logic)
 CVSL (Cascode Voltage Switch Logic)
 DCVSPG (Differential Cascode Voltage Switch with Pass-
Gate)
 Single-rail
 LEAP (LEAn-integration Pass-transistor logic)
 CMOSTG (CMOS with Transmission Gate)
41
 PTL & PTL_np
Porte de transmission
Les transistors NMOS passent bien les 0, mal les 1.
Les transistors PMOS passent bien les 1, mal les 0.
Les portes de transmission “parfaites” les placent
en parallèle.

42
Porte de transmission
S

A 0
A
Sortie
-S Sortie
B 1

B
S
S
A

A Sortie Sortie
-A
B
B
43
A
Réalisation de la fonction
XOR
à base. D’une Porte de transmission

8T

6T

6T

44
Une technique commune de conception utilisé avec les structures à porte de transmission
est l’utilisation d’ architectures basé sur les multiplexeurs.

Cela peut être réécrite comme (la raison

deviendra clair plus tard):

45
Réalisation d’une fonction
logique à base. D’une Porte de
transmission

46
 Different Categories of PTL
Circuit Designs (2/2)
 Dual-rail
 CPL (Complementary Pass-transistor Logic)
 DPL (Double Pass-transistor Logic)
 SRPL(Swing-Restore Pass-transistor Logic)
 EEPL (Energy Economized Pass transistor Logic)
 PPL (Push-Pull Pass transistor Logic)
 CVSL (Cascode Voltage Switch Logic)
 DCVSPG (Differential Cascode Voltage Switch with Pass-
Gate)
 Single-rail
 LEAP (LEAn-integration Pass-transistor logic)
 CMOSTG (CMOS with Transmission Gate)
47
 PTL
 Pass Transistor Logic (PTL)
B

A
B
F = AB

Avantage:
• utilise simplement deux transistors

Problem:
• ‘1’ n'est pas passé parfaitement

48
 Pass Transistor Logic (PTL)

La fonction XOR est implémentée avec un circuit PTL.

La table de karnaugh permet de déduire la structure.

49
 Pass Transistor Logic (PTL)

Topologie générale d’un générateur de fonction

à base du logique PTL.
Table de karnaugh de 16 fonctions possible qui
peuvent être réaliser.

50
 Pass Transistor Logic (PTL)

Topologie général d’un générateur de fonction

à base du logique PTL.
Table de karnaugh de 16 fonctions possible qui
peuvent être réaliser.
51
Pass Transistor Logic (PTL)

52
Expansion de Shannon

53
Expansion de Shannon

54
 arbre de décision
binaire
Table de vérité

Arbre de décision binaire Diagramme de décision binaire

55
 arbre de décision
binaire
Principe général de la transformation

Fonction : S= A.(B+C)

Arbre de décision binaire

56
arbre de décision
binaire
Transformation manuelle

57
arbre de décision
binaire
Transformation manuelle

58
arbre de décision
binaire

59
Pass Transistor Logic (PTL):
synthèse d’une fonction logique
A B C Z
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1

60
Pass Transistor Logic (PTL):
synthèse d’une fonction logique

Pass-transistor cell

61
Pass Transistor Logic (PTL):
synthèse d’une fonction logique

Synthèse de Z=A’B + B’C + A’C’

62
Pass Transistor Logic (PTL):
synthèse d’une fonction logique

Synthèse de Z=A’ + BC’ + B’C

63
Pass Transistor Logic (PTL):
synthèse d’une fonction logique

Synthèse de Z=AB’C’ + A’B’C

64
 Different Categories of PTL
Circuit Designs (2/2)
 Dual-rail
 CPL (Complementary Pass-transistor Logic)
 DPL (Double Pass-transistor Logic)
 SRPL(Swing-Restore Pass-transistor Logic)
 EEPL (Energy Economized Pass transistor Logic)
 PPL (Push-Pull Pass transistor Logic)
 CVSL (Cascode Voltage Switch Logic)
 DCVSPG (Differential Cascode Voltage Switch with Pass-
Gate)
 Single-rail
 LEAP (LEAn-integration Pass-transistor logic)
 CMOSTG (CMOS with Transmission Gate)
65
 PTL & PTL_np
 Transistor de
passage
Logique à NMOS-seul

3.0
In
V
Indd
1.5 m/0.25 m Out
2.0

Voltage [V]
VIn x x
DD
Out
0.5  m/0.25 m
0.5 m/0.25 m 1.0

0.0
0 0.5 1 1.5 2
Time [ns]

66
 Transistor de
passage
Switch à NMOS seul
C = 2.5V C = 2.5 V
M2
A = 2.5 V A = 2.5 V B
Mn
B
CL M1

VB ne tire pas à 2.5V, mais à 2.5V – VTN

La perte dans la tension de seuil provoque la consommation statique

67
 Solution possible: keeper
based Pase gate logic
3.0
In
Out

Voltage [V]
2.0
In x
1.5 m/0.25 m
VD D x 1.0
Out
0.5  m/0.25 m
0.5 m/0.25 m
0.00 0.5 1 1.5 2
Time [ns]
Threshold voltage Vloss causes static power consumption
DD
V DD
Level Restorer
M r
A better design: full swing;
B
M 2
reduces static power
X
A M n Out

M 1

(AKA Lean Integration

with Pass Transistors -
LEAP)
68
 Single-Rail Pass-Transistor
Logic (LEAP)
 Single NMOS networks are
required
 Area, Power, Delay
decreases
 Swing restoration only works for

Vdd Vtn  Vtp

 Robustness in the low voltages

is not guaranteed

69
Single-Rail Pass-Transistor Logic
(LEAP)

70
Single-Rail Pass-Transistor Logic
(LEAP)

71
Single-Rail Pass-Transistor Logic
(LEAP)

72
Single-Rail Pass-Transistor Logic
(LEAP)

73
Single-Rail Pass-Transistor Logic
(LEAP)

74
Single-Rail Pass-Transistor Logic
(LEAP)

75
Single-Rail Pass-Transistor Logic
(LEAP)

76
Single-Rail Pass-Transistor Logic
(LEAP)

77
Multiplexeur 2:1

78
Multiplexeur 8 vers 1

79
 Different Categories of PTL
Circuit Designs (2/2)
 Dual-rail
 CPL (Complementary Pass-transistor Logic)
 DPL (Double Pass-transistor Logic)
 SRPL(Swing-Restore Pass-transistor Logic)
 EEPL (Energy Economized Pass transistor Logic)
 PPL (Push-Pull Pass transistor Logic)
 CVSL (Cascode Voltage Switch Logic)
 DCVSPG (Differential Cascode Voltage Switch with Pass-
Gate)
 Single-rail
 LEAP (LEAn-integration Pass-transistor logic)
 CMOSTG (CMOS with Transmission Gate)
80
 PTL & PTL_np
Complementary Pass
Transistor Logic (CPTL)

81
 Complementary Pass
Transistor Logic (CPTL)
A
Pass-Transistor
A F
B Network
B
(a)
A Inverse
A Pass-Transistor F
B
B Network

B B B B B B

A A A

B F=AB B F=A+B A F=A 

A A A
(b)

B F=AB B F =A+B A F=A 

AND/NAND OR/NOR EXOR/NEXOR

• Complementary data inputs and outputs are available

• Very suitable for XOR realization (compare to traditional CMOS)
• Interconnect overhead to route the signal and its complement
K. Yano, et al., 3.8 ns CMOS 16 £ 16-b multiplier using complementary pass-transistor logic,
IEEE Journal of Solid-State Circuits 25 (2) (1990) 388–395. 82
Complementary Pass Transistor
Logic
H’= A xor B H= A xnor B
xor xnor

H’
H

xnor xor

Y’= H xor C Y= H xnor C

Porte XOR Circuit SUM
CPL fournit une implémentation efficace de la fonction XOR
83
Complementary Pass Transistor
Logic:
synthèse
Complémentarité: AND => NAND

Dualité: AND => OR

NAND=> NOR

A general method in synthesis of pass-transistor circuits Microelectronics Journal 31

84
(2000) 991–998
Complementary Pass Transistor
Logic:
synthèse porte XOR

85
Complementary Pass Transistor
Logic:
synthèse d’une porte à 3 entrées

1) Couverture du table de Karnaugh avec les plus grands cubes possibles (chevauchement
autorisé).
2) Calculer la valeur d'une fonction dans chaque cube en termes de signaux d'entrée.
3) Attribuez une branche de transistor (s) à chacun des cubes et connecter toutes les branches à un
nœud commun, qui est la sortie de NMOS réseau passe-transistor. 86
Complementary Pass Transistor
Logic:
synthèse d’une porte à 3 entrées

87
Complementary Pass Transistor
Logic:
synthèse d’une porte à 3 entrées

1) Couverture Karnaugh-carte avec les plus grands cubes possibles (chevauchement autorisé).
2) Calculer la valeur d'une fonction dans chaque cube en termes de signaux d'entrée.
3) Attribuez une branche de transistor (s) à chacun des cubes et connecter toutes les branches d'un
noeud commun, qui est la sortie de NMOS réseau passe-transistor.
88
Basic gates designed in CPTL

3-input gates designed in CPTL

89
90
Complementary Pass-
transistor Logic(CPL)

92
 Different Categories of PTL
Circuit Designs (2/2)
 Dual-rail
 CPL (Complementary Pass-transistor Logic)
 DPL (Double Pass-transistor Logic)
 SRPL(Swing-Restore Pass-transistor Logic)
 EEPL (Energy Economized Pass transistor Logic)
 PPL (Push-Pull Pass transistor Logic)
 CVSL (Cascode Voltage Switch Logic)
 DCVSPG (Differential Cascode Voltage Switch with Pass-
Gate)
 Single-rail
 LEAP (LEAn-integration Pass-transistor logic)
 CMOSTG (CMOS with Transmission Gate)
93
 PTL & PTL_np
 Double Pass-Transistor Logic (DPL)

 Both PMOS and NMOS logic

networks are used in parallel
 Full swing on the output
signals
 Number of transistors and the
number of nodes are quite high
 Substantial capacitive load

94
Double Pass-Transistor Logic (DPL)

La logique DPL a deux fois plus de transistors que la logique CPL pour la même
fonction. La conception DPL est basé sur la couverture double de chaque vecteur
d'entrée dans la table de Karnaugh.
Les règles pour synthétisé une fonction logique arbitraire en DPL à partir d’une
table de karnaug sont:
1. Deux branches NMOS ne peuvent pas être engagés sur la logique "1". De même,
deux branches PMOS ne peuvent pas être engagés sur la logique "0".
2. Les signaux de Passage sont exprimés en termes de signaux d'entrée ou
d'alimentation. Chaque vecteur d'entrée doit être couvert avec exactement deux
branches.
A tout moment, à l'exclusion des transitoires, exactement deux branches de transistors
sont actifs, et l'une des paires de transistors NMOS, PMOS-NMOS et PMOS, NMOS-
PMOS sont possibles, en fonction de l'application du circuit et des vecteurs d'entrée.

95
 Double Pass-Transistor Logic (DPL)
Duality principle:
The dual logic function in DPL is generated
when PMOS and NMOS transistors are
swapped, and Vdd and GND are swapped.

Complementarity principle:
The complementary logic function in DPL is generated
after the following modifications of the true function:
• Swap PMOS and NMOS transistors; and
• Invert all pass and gate signals.
To obtain a complementary function, it is necessary to
invert both the pass signals and the gate signals since
the PMOS and NMOS transistors are swapped.

96
Double Pass-Transistor Logic (DPL)

97
Double Pass-Transistor Logic (DPL)

98
Double Pass-Transistor
Logic (DPL)

99
 Different Categories of PTL
Circuit Designs (2/2)
 Dual-rail
 CPL (Complementary Pass-transistor Logic)
 DPL (Double Pass-transistor Logic)
 SRPL(Swing-Restore Pass-transistor Logic)
 EEPL (Energy Economized Pass transistor Logic)
 PPL (Push-Pull Pass transistor Logic)
 CVSL (Cascode Voltage Switch Logic)
 DCVSPG (Differential Cascode Voltage Switch with Pass-
Gate)
 Single-rail
 LEAP (LEAn-integration Pass-transistor logic)
 CMOSTG (CMOS with Transmission Gate)
100
 PTL & PTL_np
 Swing Restored Pass-
Transistor Logic (SRPL)
 Derived from CPL, Output inverters
are cross-coupled to a latch structure
 Swing restoration and output
buffering at the same time
 Transistor sizing is difficult, poor
output driving capability
 Slow switching
 Large short-circuit current

101
Swing Restored Pass-
Transistor Logic (SRPL)

102
 Different Categories of PTL
Circuit Designs (2/2)
 Dual-rail
 CPL (Complementary Pass-transistor Logic)
 DPL (Double Pass-transistor Logic)
 SRPL(Swing-Restore Pass-transistor Logic)
 EEPL (Energy Economized Pass transistor Logic)
 PPL (Push-Pull Pass transistor Logic)
 CVSL (Cascode Voltage Switch Logic)
 DCVSPG (Differential Cascode Voltage Switch with Pass-
Gate)
 Single-rail
 LEAP (LEAn-integration Pass-transistor logic)
 CMOSTG (CMOS with Transmission Gate)
103
 PTL & PTL_np
Push-Pull Pass transistor
logic

104
 Different Categories of PTL
Circuit Designs (2/2)
 Dual-rail
 CPL (Complementary Pass-transistor Logic)
 DPL (Double Pass-transistor Logic)
 SRPL(Swing-Restore Pass-transistor Logic)
 EEPL (Energy Economized Pass transistor Logic)
 PPL (Push-Pull Pass transistor Logic)
 CVSL (Cascode Voltage Switch Logic)
 DCVSPG (Differential Cascode Voltage Switch with Pass-
Gate)
 Single-rail
 LEAP (LEAn-integration Pass-transistor logic)
 CMOSTG (CMOS with Transmission Gate)
105
 PTL & PTL_np
DCVS logic with pass Gate

106
Complementary Pass-
transistor Logic(CPL)

107
108
Transistor de passage
vs. Porte de transmission

109
110
111
 LES REGISTRES

Entrée de
données

Entrée de Sortie de Sortie de Entrée de Sortie

données données données données de
données

Entrées de données

Entrée
de
données

Sorties de
données Sorties données
112
REGISTRE 74373

113
REGISTRE 74374

114
SRAM DRAM
Ligne bit (BL)

Ligne mot (WL)

(sélection)

Tension de R
référence rafraîchissement

115
Structure (DRAM)

116
 Mémoires mortes
Registre d’adresse Registre de données Registre d’adresse Registre de données

10 00 X7 …X1 X0 00 11 X7 … X1 X0
8 8

4 4
Bus de Bus de
Bus d’adresse donnée Bus d’adresse donnée

D 0 Tableau de mémoire D 0 Tableau de mémoire

E organisé en octets E organisé en octets
C 1 C 1
O . O
D D 2
E . E
U U 3 X7…………X2X1X0
R . R
.
8 X7…………X2X1X0
.
.
.
.
.
15 15

Opération de lecture Opération d’écriture 117

ROM à NOR MOS
préchargée

118
Décodeurs
dynamiques

119
Structure interne d’une mémoire ROM

Colonne bit Cellule de stockage

Ligne mot
256
A15-8 8 Décode
lignes
Tableau de mémoire
256 lignes2568
colonnes

2048
A7-0 8
Décodeur de colonnes
8

OE Buffer de sortie

120
Chronogramme de lecture d’une ROM

Adresse
Adresse valide sur les lignes d’entrée
précédente
Entrées
D’adresse
tA

Sorties
Données valides sur les
de données
lignes de sortie

Transition de sortie des

données

OE
(Validation
du circuit)

121
ARCHITECTURE DU SYSTEME EMBARQUE

Bus d'adresse

MODULE E/S
MEMOIRE
CPU

Bus de données

Bus de contrôle

122