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Circuits Logiques: Concepts et Simplification

Le document décrit les circuits logiques séquentiels et leur fonctionnement. Il explique notamment le rôle de l'horloge dans le fonctionnement séquentiel et donne des exemples simples de circuits logiques séquentiels.

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Chapitre

Les Circuits Logiques


SLAO
1 LNIG
2022
*Si variable =0 -> écrire son inverse
*Si variable -> écrire variable elle même
Inclusif

A vB
A+B
A ou B
A or B
Y = F(A,B) = A *B + A * B
P0
P1 Tel que F=1
P2
P3
P4
P5
P6
P7

Rq : Si variable=0 -> écrire son inverse dans le produit


Si variable =1-> écrire variable elle-même dans le produit
AB\CD 00 01 11 10

00
01
Tableau à 4 variables 11
10
Une seule variable change
-OU Logique des groupements

-Chaque gpt  Et logique entre les


Variables qui n’ont pas chagé d’état

-Rq si var = 0
écrire son inverse
si var =1
écrire vari elle même
Rq :
1 gpt de 4 ‘1’: élimine 2 variables
1 gpt de 2 ‘1’: elimine 1 variables+
Exemples :

1) 2)
3)
Récap :
1 0

1
Ecrire la TDV de ce circuit et les
équations logiques correspondantes
Simplifier les fonctions logiques obtenues et réaliser les schémas logiques
(logigrammes correspondants)

Simplification Ri
Ai bi 0 1

00 0 0

01 0 1

11 1 1

10 0 1
L’UAL dispose de circuit combinatoire d’addition sur n bits

Exemple n = 4 bits
A( a4a3a2a1)
+
B(b4b3b2b1)
A4A3A2A1 B4B3B2B1

R4 S4S3S2S1

Registre d’état AX

Bit Retenue : bit CF : Carry flag : indicateur de retenue


Décodeur n * 2 n
Ex 2 *4

3*8

Une seule sortie (parmi les sera activée (=1)


+
S0
A
S1 *
B Ecrire
S2
MC
S3 Affich
err
Rôle = sert à sélectionner des registres, des cellules mémoires,
des opérations dans l’UAL, des sorties sur des péripg D’E/S
etc.
Exemple
Soit une mémoire à 4 cases, un décodeur 24 est utilisé pour activer
une case lors d’une opération de lecture ou écriture lancé par
le processeur

Adresse
@

00
0
1 01
1 0
10
0
11
1
Circuits Logiques Séquentiels
Circuits Logiques Séquentiels
Tout ord a une horloge qui fonctionne a une fréquence donnée F (en Hz) , on a F = 1 / période( Temps cycle)
ca si F augmente, période diminue
Tout ord a une horloge qui fonctionne a une fréquence donnée F (en Hz) , on a F = 1 / période( Temps cycle)
ca si F augmente, période diminue

Ord1 F1

Ord2 F2

Avec F1>F2  période P1 de Ord1 est + petite que P2 (ord2)

Chaque opération : a un nbre de périodes connu et fixe


Ex : +ion : 3 périodes
Lecture MC : 1 période

Ordi 1 est + rapide que Ord2


Cas : R = S = 0 => Qt+1 = Qt

T T+1
0 1
0 0

0
1
0

Rappel :
A B A+B Not (A +B)
0 0 0 1
0 1 1 0
1 0 1 0
1 1 1 0
RS RS RS
b7 b1 b0

Horloge
H

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