Université de Boumerdes
Département du Génie électrique Module : Systèmes Embarqués biomédicaux
Master 2 Instrumentation Biomédicale Semestre 1 : 2024-2025
TD N°1
Exercice 1 :
Dessinez la boîte noire correspondant au composant décrit ci-dessous. A l’intérieur de la
boîte noire, dessinez le schéma électronique en portes logiques.
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
entity mux2to1 is
port ( y0 : in std_logic ;
y1 : in std_logic ;
sel : in std_logic ;
q : out std_logic ) ;
end mux2to1;
architecture archi1 of mux2to1 is
signal a,b: std_logic;
begin
q <= a or b;
a <= not sel and y0;
b <= sel and y1;
end archi1;
Exercice 2 : Soit le circuit suivant :
Ecrire en VHDL l’entité correspondante en considérant que les signaux sont de type
STD_LOGIC.
Donner les équations booléennes de chaque sortie puis modéliser en VHDL l’architecture du
circuit.
Faculté de Technologie Octobre 2024
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Exercice 3 :
Identifier les erreurs de syntaxe dans les entités suivantes :
a)
entity exo_a is
port (
J,K in std logic;
CLK : in std_logic
Q : out std_logic;)
end exo3_a;
b)
entity exo3_b
port (
mr_fluffy : in std_logic__vector(15 downto 0;
mux_ctrl : int std_logic_vector(3 downto 0);
byte_out : out std_logic_vector(3 downto 0);
end 3exo_b;
Exercice 4 :
a) Soit la table de vérité suivante :
Ecrire l’équation booléenne de la sortie. (Optimiser
s’il y a lieu)
Donner le code VHDL correspondant
b) Ecrire en VHDL le circuit du schéma de droite :
Exercice 5 :
Donner un possible "RTL schematic" de la fonction
combinatoire 𝐹 = 𝐴 + 𝐵𝐶̅ + 𝐵̅ 𝐶 en utilisant un et un seul
multiplexeur 4:1.
Modéliser F en utilisant les instructions concurrentes du style de Flot de données.
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