Ministère de l’Enseignement Supérieur et de la Recherche Scientifique

Université de Sousse

Institut Supérieur des Sciences Appliquées et de Technologie de Sousse

Fascicule de Travaux Pratiques

Electronique Numérique
1ère année LEEA (3107)
Semestre 1

Année Universitaire 2023-2024

Circuits Logiques Circuits Logiques

• Le complément d'une somme est égal au produit des compléments des termes de
Manipulation N° I : ETUDE DES FONCTIONS LOGIQUES
la somme. S=a+b = a.b

On distingue l’opérateur identité ou opérateur OUI, l’opérateur complémentation

1. But (opérateur NON), la somme logique (opérateur OU) et le produit logique (opérateur
- Etablir la table de vérité d’un circuit logique inconnu. ET)
- Donner la fonction logique réalisée par le circuit logique étudié.
- Réaliser le montage à base des circuits intégrés. NON ET OU
Propriétés de la Propriétés du produit Propriétés de la somme
2. Rappel sur l’algèbre de Boole
Complémentation logique logique

1.1 Variables binaires

F (a) = a (a barre 0.0=0 a.0 =0 0+0 =0 0+a =a
En électronique numérique, les circuits fonctionnent généralement en utilisant deux états de
ou non a) 1.0=0 a.1 =a 1+0 =1 1+a =1
leurs caractéristiques électriques (tension ou courant). On les appelle circuits logiques.
1=0 et 0=1 d'où 0.1=0 a.a =a 1+1 =1 a+a =a
En mathématiques, une variable qui ne dépend que de deux valeurs désignées par « 0 » et
la propriété 1.1=1 a.a =0 0+1 =1 a+a =1
« 1 » est une variable binaire. De même, une fonction d’une ou plusieurs variables binaire ne
d'involution
prendra que ces deux valeurs (on parle de variable ou de fonction booléenne).
a=a
2.2 Algèbre de Boole
Table 1. Règles de l’algèbre de Boole
L'algèbre de BOOLE ou algèbre logique est l'algèbre définie pour des variables ne pouvant
prendre que deux états 0 et 1 (jamais les deux en même temps). 5.5 Techniques de simplification élémentaire

3.3 Propriétés des opérateurs logiques

• Forme canonique
• Commutativité, associativité, distributivité
Détermination de la forme Canonique : sous sa première forme (Somme de produits) ou
Le produit et la somme logique sont commutatifs et associatifs. deuxième forme (produit de somme) à partir de sa table de vérité.

• Propriétés combinées de la somme et du produit

• Table de vérité
a+a.b=a propriété d'absorption a+a.b=a+b
Une table de vérité permet de décrire le fonctionnement d'un système combinatoire, l'état de
a+b.c=(a+b).(a+c) distributivité de la somme / produit chaque entrée est représenté par sa valeur logique, de même pour les sorties. Il est possible de
déterminer l'équation de fonctionnement en recherchant toutes les valeurs pour lesquelles la
4.4 Théorème de Morgan
• Le complément d'un produit est égal à la somme des compléments des termes du sortie=1
produit. L'équation de fonctionnement est égale à la somme logique de toutes les combinaisons pour

S=a.b =a+b lesquelles la sortie vaut 1.

1 2
Circuits Logiques Circuits Logiques

• Tableau de Karnaugh • Donner le logigramme associé

Un tableau de Karnaugh est un tableau dans le quel on regroupe tous les états des sorties d’un • Donner la table de vérité
système (un tableau par sorties). Ce tableau comporte 2 n cellules avec n nb de variables • Réaliser le montage
d’entrées du système. on indique aussi les états qui ne correspondent pas à un fonctionnement • Vérifier la table de vérité
du système (état incompatible).
Equations Circuits Intégrés
6.6 Fonctions logiques élémentaires

Fonction Symbole E1 = a + b 7432

OUI a a a
E2 = a . b 7408

NON 7432 et 7404

E3 = a + b puis 7402

ET (AND)
E4 = a . b 7408 et 7404
a a
7408 et 7404
OU (OR)
E5 = a . b puis 7400

NON-ET (NAND) E6 = a + b 7432 et 7404

a
b a.b
• Comparer les tables de vérité de E3 et E4 et de E5 et E6. Commenter.
NON-OU (NOR)

B) Donner le logigramme d’une fonction ET à trois entrées en utilisant que des portes
OU-exclusif (XOR)
a a+b logique ET à deux entrées. Vérifier son fonctionnement en donnant sa table de vérité.
b
a b = ab + ab
C) Donner le logigramme d’une fonction NON-ET (NAND) à trois entrées en utilisant
ET-Inclisf
que des portes logiques NON-ET à deux entrées. Vérifier son fonctionnement en
donnant sa table de vérité.
a a b = a b + ab
b a.b
3. Manipulation

3.1 Les fonctions Combinatoires

A) Pour les six équations Ei avec i=1…6, on dema ande en utilisant les circuits intégrés
b a+b
indiqués de :
3 4
Circuits Logiques Décodeur B.C.D- 7 Segments

3.2 Les fonctions logiques

A) Soit les logigrammes suivants : Manipulation N° 2 : DECODEUR B.C.D-7 SEGMENTS

a b c

1. But

Le but de cette manipulation est de réaliser le décodage B.C.D-7segments afin d’afficher les
chiffres de « 0 » à « 9 » à l’aide d’un afficheur 7 segments. Les entrées du décodeur sont aux
a
b S1 S2 nombres de quatre, ils forments la représentation de chaque chiffre en code B.C.D. un tel
décodeur possède sept sorties : ce sont les septs segments de l’afficheur.
c
2. Rappel

A.1. Donner l’équation de la sortie de chaque logigramme. Simplifier ces équations en 2.1 Code
utilisant l’algèbre de Boole Un code est la représentation des nombres par des configurations de 0 et 1de telles manières
A.2. Dresser la table de vérité de chaque sortie Si qu’à chaque nombre correspondent une configuration et une seule.
A.3. Réaliser les montages en utilisant les circuits intégrés disponibles.
2.2 Codage
A.4. Vérifier la table de vérité de chaque sortie Si
B) Soit les fonctions logiques suivantes : C’est la transformation d’une information quelconque en binaire. Cette opération est réalisée

S1=a.b.c + a.b + a.c + b.(a.c + a.c) au moyen d’un codeur ou d’un encodeur (Exemple : codeur décimal-binaire).

S2=a.b.c + a.b.c + a.b.c + b

2.3 Décodage
B.1. Simplifier les équations ci-dessus en utilisant les tableaux de karnaugh.
C’un la représentation inverse ; c’est la traduction d’une information binaire, quelque soit le
B.2. Donner le logigramme de S1 en utilisant des portes NAND.
code, en langage décimal ou autre. Cette opération est réalisée par un décodeur (Exemple :
B.3. Faire le montage à base du 7400 de S1 puis vérifier sa table de vérité.
décodeur code de Gray-décimal).

2.4 Transcodage
C’est le passage d’un code binaire à un autre au moyen d’un transcodeur ou d’un
convertisseur (Exemple : transcodeur code de Gray-binaire naturel).

2.5 L’afficheur 7 segments

L’afficheur permet par une indication visuelle, d’afficher un chiffre grâce à sept segments
lumineux. Ce type d’afficheurs est très utilisé.

5 6
Décodeur B.C.D- 7 Segments Décodeur B.C.D- 7 Segments

a a
A

f b B Circuit f g b
g
C
intégré
e c 7447 e c
d D
d
Figure 1. Afficheur 7 segments. Décodeur
Afficheur 7 segments

Un afficheur 7 segments peut être soit à anodes soit à cathodes communes comme l’indique la Figure 4. Schéma bloc du décodeur BCD-7 segments.

figure 2.
A) En se référant à la table de fonction du C.I. 7447 compléter la table de vérité suivante :
Chiffre Code B.C.D 7 segments
D C B A a b c d e f g
0
1
2
a b c d e f g
3
Figure 2. Afficheur 7 segments à cathodes communes. 4
5
6
7
8
9

B) Compléter chaque tableau de karnaugh et ressortisser les équations de chaque

Figure 3. Afficheur 7 segments à anodes communes. segments.

3. Manipulation
BA BA
3.1. Etablir la table de vérité qui permet de passer du code décimal au code binaire des
00 01 10 11 00 01 10 11
nombres de 0 à 9 (le nombre en binaire sera codé sur 4 bits A, B, C et d avec a représente
00 00
le L.S.B et D le M.S.B).
01 01
DC DC
10 10
3.2 Réaliser le décodeur BCD- 7segments en utilisant le circuit intégré 7447(Voir 11 11
Datasheet). a= b=

7 8
Décodeur B.C.D- 7 Segments Multiplexeur & Démultiplexeur

BA BA Manipulation N° 3 : MULTIPLEXEUR & DEMULTIPLEXEUR

00 01 10 11 00 01 10 11
00 00
01 01
DC DC
10 10 1. Introduction
11 11
Dans les systèmes numériques, on retrouve des données et des informations codées sous la
c= d=
forme binaire qui sont sans cesse soumises à des opérations, comme :
- Le décodage et le codage : transposition d’un code à un autre.
- Le multiplexage : choix d’un groupe de données parmi d’autres.
BA BA
- Le démultiplexage : aiguillage des données vers une destination parmi plusieurs.
00 01 10 11 00 01 10 11 Tous ces opérations, ainsi que d’autres, désormais faciles à matérialiser grâce aux nombreux
00 00
circuits intégrés de classe MSI (Medium Scale Integration).
01 01
DC DC Dans cette manipulation, nous nous proposerons d’étudier des types de dispositifs MSI parmi
10 10
11 11 les plus courants. Pour chaque type de dispositif, nous commencerons par une courte
e= discussion de son principe de fonctionnement, puis nous présenterons des CI spécifiques.
f=
Ensuite, nous montrerons quel rôle ces dispositifs jouent dans diverses applications quand on
les utilise soit seuls, soit combinés é d’autres CIs.
BA
2. Définitions
00 01 10 11
00 2.1 Multiplexeur
01 Un multiplexeur est un système combinatoire qui met sur sa sortie unique la valeur d'une de
DC
10
ses 2n entrées de données, le numéro de l'entrée sélectionnée (adresse) étant fourni sur les n
11
entrées de commande.
g=
G : Entrée de validation

C) Réaliser le montage associé à ce décodeur. Vérifier la table de vérité.

3.3. Réalisation du décodage B.C.D-7 segments en utilisant les portes logiques :

Entrées Y : Sortie
A) Donner les expressions simplifiés des sorties du décodeur. N=2n
B) Réaliser le montage des deux premières sorties en utilisant les C.I 7400 et 7410.

An1 A0 : (Entrées d’adressage)

Figure 1. Multiplexeur N vers 1.

10
9
Multiplexeur & Démultiplexeur Multiplexeur & Démultiplexeur

Le circuit MSI 74138 est un démultiplexeur à trois entrées d’adressage et huit sorties.
Un multiplexeur se comporte comme un commutateur dans lequel un code numérique Le tableau suivant décrit le comportement des sorties Y0, Y1,…, Yn-1 Y par rapport aux
appliqué aux entrées d’adressage commande les entées de données qui sont raccordées à la entrées d’adressage A, B et C.
sortie. Le circuit MSI 74151est un multiplexeur 8 vers 1. Le tableau suivant décrit le
comportement de la sortie Y si E0, E1, …, E7 représentent les huit entrées et A, B et C Entrée Sorties
forment les trois entrées d’adressage. Adresse Validatio Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
n
Entrées Sortie C B A G
Adresse Validation Y x x x 1 0 0 0 0 0 0 0 0
C B A G 0 0 0 0 E 0 0 0 0 0 0 0
x x X 1 0 0 0 1 0 0 E 0 0 0 0 0 0
0 0 0 0 E0 0 1 0 0 0 0 E 0 0 0 0 0
0 0 1 0 E1 0 1 1 0 0 0 0 E 0 0 0 0
0 1 0 0 E2 1 0 0 0 0 0 0 0 E 0 0 0
0 1 1 0 E3 1 0 1 0 0 0 0 0 0 E 0 0
1 0 0 0 E4 1 1 0 0 0 0 0 0 0 0 E 0
1 0 1 0 E5 1 1 1 0 0 0 0 0 0 0 0 E
1 1 0 0 E6
1 1 1 0 E7
3. Manipulation
3.1. Réaliser à l’aide des C.I 7404, 7408 et 7432 un multiplexeur 4 vers 1.
2.2 Démultiplexeur
3.2 Présenter le C.I 74151 et vérifier son fonctionnement.
Le démultiplexeur assure l’aiguillage des données vers une destination parmi plusieurs.
3.3. Faire la synthèse d’un démultiplexeur à 4 sorties et 2 entrées d’adressage en utilisant
G : Entrée de validation
le C.I 7400.
3.4. Présenter le C.I 74138 et vérifier son fonctionnement.
Y0
Y1
3.5. Soit l’équation suivante :
Sorties S1 = A. B. C + A. B. C + ABC
E : Entrée N=2n
Dresser la table de vérité de S1. Donner puis simplifier l’expression de S en fonction de
Yn-1
A, B et C.
3.6. Donner le logigramme de S1 en utilisant le C.I 74151. Faire le montage.
An1 A0 : (Entrées d’adressage)

Figure 2.Démultiplexeur 1 vers N.

11 12
 Manipulation N°4 : Additionneur, Comparateur Manipulation N°4 : Additionneur, Comparateur

Ann S
Additionneur, Comparateur Bn Additionneur
Additionneur
1 bitComplet
complet
I. But : Rn-1 Rn

L’arithmétique binaire est essentielle dans tous les ordinateurs et dans beaucoup d’autres
Figure2 : Schéma synoptique d’un additionneur complet
types de systèmes numériques. Nous allons étudier des circuits qui effectuent la somme
arithmétique et la comparaison en binaire et en code BCD (Binary Coded Decimal) afin Voyons à partir de la table de vérité, comment obtenir la retenue finale.
d’analyser leurs comportement et fonctionnement.
An Bn Rn-1 S Rn
II. Etudes théoriques : S= A  B  Rn−1
Rn=A.B+ Rn-1 ( A  B) 0 0 0 0 0
0 0 1 1 0
II.1. Demi- additionneur:
0 1 0 1 0
0 1 1 0 1
Un demi-additionneur est un circuit combinatoire qui réalise l’addition de deux chiffres
1 0 0 1 0
binaires. Ce circuit possède deux entrées, une pour chacun des deux chiffres, notées A et B
1 0 1 0 1
par tradition, et deux sorties, une pour la somme (notée S) et l’autre pour la retenue (notée 1 1 0 0 0
R). 1 1 1 1 1

S Un additionneur complet qui est constitué de l’association de deux demi-additionneurs

A
comme l’indique la figure 3.

B R An S

Figure1 : Schéma synoptique d’un demi- additionneur Bn

Rn
La table de vérité d’un demi-additionneur est la suivante : Rn-1

A B S R Figure 3 : Additionneur complet à base des demi-additionneurs.

S = AB + AB = A  B 0 0 0 0
R=A.B
0 1 1 0
II.3. Additionneur BCD :
1 0 1 0
Lorsque on réalise l’addition de deux chiffres A et B codés en BCD (Binary Coded
1 1 0 1
Decimal), on a deux possibilités :

▪ La somme A + B est inférieure à 10 et le résultat est juste.

II.2. Additionneur complet (AC):
Par exemple : 2 0 0 1 0
Lors d'une addition sur plusieurs bits, il faut tenir compte d'une retenue éventuelle, résultant
+
d'un calcul précédent. On décompose l'addition en 2 demi-additions. On additionne d'abord A 5 0 1 0 1
à B, puis ce résultat à la retenue initiale. An + Bn+ R = (An + Bn) + R =
Les sorties du premier additionneur ou du deuxième peuvent générer une retenue 7 0 1 1 1
intermédiaire.

13 14
Manipulation N°4 : Additionneur, Comparateur Manipulation N°4 : Additionneur, Comparateur

Comparateur de deux chiffres binaires :

▪ La somme A + B est supérieure ou égale à 10 et le résultat obtenu est faux.
Par exemple : Soit à comparer les deux chiffres binaires A et B. Examinons les cas où A = b, A > B et A <
9 1 0 0 1 B.
+
9 1 0 0 1 Les deux nombres A et B sont égaux si A = B = 1 ou A = B = 0. La sortie A = B doit
=
18 1 0 0 1 0 donc passer à l'état 1 uniquement pour ces deux combinaisons. Son équation est
donc A.B + AB .
Pour que le résultat soit juste, il faut effectuer une correction de +6. En fait, pour
Le nombre A est strictement supérieur au nombre B seulement si A = 1 et B = 0. La sortie
le même exemple, nous avons :
A > B doit donc passer à l'état 1 uniquement pour cette combinaison. Son équation est donc
18 1 0 0 1 0
A. B
+
6 0 1 1 0
= Indique les Le nombre A est strictement inférieur au nombre B seulement si A = 0 et B = 1. La sortie
24 1 1 0 0 0 unités ici =8 A < B doit donc passer à l'état 1 uniquement pour cette combinaison. Son équation A .B

Toutes ces considérations sont traduites dans la table de vérité de la figure 4.

Indique les
dizaines

La correction de +6 permet d’avoir un nombre écrit en code BCD.

Dans la pratique, après avoir réalisé l’addition classique des deux chiffres codés, il va falloir
détecter les pseudo-tétrades, c’est à dire les nombres de 10 à 15 pour lesquels on devra
effectuer la correction.

II.4. Comparateur :

Un comparateur binaire est un circuit logique qui effectue la comparaison entre 2 nombres
binaires généralement notés A et B. Table de vérité du comparateur de deux chiffres binaires A et B

Il possède 3 sorties notées A = B, A > B et A < B qui indiquent le résultat de la comparaison

comme suit : III .Manipulation

Si le nombre A est égal au nombre B (A = B), la sortie A = B passe à l'état 1 tandis que A/ Synthèse d’un additionneur
les sorties A > B et A < B passent à l'état 0.
1. Effectuer la synthèse (table de vérité, expression logique et schéma électrique du
Si le nombre A est strictement supérieur au nombre B, seule la sortie A > B passe à l'état montage en utilisant des portes XOR et NAND) d’un demi -additionneur de deux
1. bits A et B.

Si le nombre A est strictement inférieur au nombre B, seule la sortie A < B passe à l'état 2. Réaliser le câblage de ce demi-additionneur et vérifier son fonctionnement.
1.
3. Effectuer la synthèse d’un additionneur complet en utilisant deux demi-
Nous allons voir comment réaliser à l'aide de portes logiques un comparateur de 2 chiffres additionneurs et Vérifier son fonctionnement.
binaires.

15 16
Manipulation N°4 : Additionneur, Comparateur Manipulation N°4 : Additionneur, Comparateur

4. Effectuer le schéma synoptique d’un additionneur de 4 bits en utilisant des

additionneurs d’un seul bit. 7. Réaliser un dispositif permettant de détecter les pseudo-tétrades dans la somme
5. Vérifier le fonctionnement de l’additionneur intégré CI (Circuit Intégré) 7483. 1234. Ce dispositif devra donner un signal D haut qui vaudra 1 lorsque les
pseudo-tétrades seront détectées et zéro dans le cas contraire (voir table de
vérité).

N° C  3 2 1 D
4 4
0 0 0 0 0 0 0
1 0 0 0 0 1 0
2 0 0 0 1 0 0
3 0 0 0 1 1 0
4 0 0 1 0 0 0
5 0 0 1 0 1 0
6 0 0 1 1 0 0
6. Réaliser un détecteur de nombres premiers de 0 à 15 en utilisant des portes 7 0 0 1 1 1 0
8 0 1 0 0 0 0
NAND (à une, deux et trois entrées, soit les CI 7400, 7410 et le 7420).
9 0 1 0 0 1 0
10 0 1 0 1 0 1
Réalisation de l’additionneur BCD (Binary Coded Decimal). 11 0 1 0 1 1 1
12 0 1 1 0 0 1
L’additionneur des deux chiffres codés en BCD se fera à l’aide d’un additionneur 4 bits
13 0 1 1 0 1 1
(7483) dont le fonctionnement est résumé de la façon suivante :
14 0 1 1 1 0 1
A4 A3 A2 A1 15 0 1 1 1 1 1
+ 16 1 0 0 0 0 1
B4 B3 B2 B1 17 1 0 0 0 1 1
18 1 0 0 1 0 1
C4 4 3 2 1
19 1 0 0 1 1 1
C0 représente une retenue éventuelle sur le bit de poids le plus faible (le mettre au niveau
0 s’il n’est pas utilisé). Table de vérité de circuit de détection des pseudo-tétrades.
C4 représente le report ou la retenue.
On représente synoptiquement l’additionneur de la façon suivante : Correction du résultat.

8. Donner le schéma d’un correcteur en utilisant le signal D fourni par le circuit de

détection et un additionneur 4 bits.
A4 A3 A2 A1
Entrée D

B4 A4 B3 A3 B2 A2 B1 A1

C4 C0

4 3 2 1

Figure4 : Schéma bloc d’un additionneur 7483

Détection des pseudo-tétrades.

17 18
Manipulation N°4 : Additionneur, Comparateur Manipulation N°4 : Additionneur, Comparateur

9. Donner le schéma de l’additionneur BCD complet et faire le montage. Vérifier

son fonctionnement.

A1
A1

Sorties indiquant les unités

A2
A2

7483
7483
3. Donner le schéma synoptique de comparaison entre 2 mots binaires de 8 bits à
l’aide de 7485.
4. Réaliser le câblage de comparaison de 2 mots de 8 bits .
A4
A4

Vers les Bi

Circuit de D Retenue
correction indiquant les

Figure4 : Schéma synoptique d’un additionneur BCD. Matériel nécessaire :

❖ Maquette d’essai
B/ Synthèse de Comparateur ❖ CI 7400 (des portes NAND à 2 entrées)
1. Effectuer la synthèse (table de vérité, expressions des fonctions logiques et ❖ CI 7404 (des inverseurs)
schéma électrique du montage) d’un comparateur de deux nombres A et B à deux ❖ CI 7408 (des portes AND à 2 entrées)
bits chacun. Le circuit possédera trois sorties S, E et I, correspondant à AB, A=B et ❖ CI 7410 (des portes NAND à 3 entrées)
AB respectivement. ❖ CI 7420 (des portes NAND à 4 entrées)
2. Réaliser le montage suivant et vérifier le fonctionnement de ce comparateur ❖ CI 7432(des portes OR à 2 entrées)
intégré 7485 ❖ CI 7483(Additionneur 4 bits)
❖ CI 7485 (Comparateur 4 bits)
❖ CI 7486 (XOR)

19 20
Manipulation N°4 : Additionneur, Comparateur Manipulation N°4 : Additionneur, Comparateur

21 22
Manipulation N°4 : Additionneur, Comparateur Manipulation N°4 : Additionneur, Comparateur

23 24
Manipulation N°4 : Additionneur, Comparateur Manipulation N°4 : Additionneur, Comparateur

25 26
Manipulation N°4 : Additionneur, Comparateur Manipulation N°4 : Additionneur, Comparateur

27 28
Manipulation N°4 : Additionneur, Comparateur Manipulation N°4 : Additionneur, Comparateur

29 30
Manipulation N°4 : Additionneur, Comparateur

ETUDE DES CIRCUITS SEQUENTIELS (LES BASCULES)

Manipulation N° 5

ETUDE DES CIRCUITS SEQUENTIELS (LES BASCULES)

1 Principe

Le circuit combinatoire n’a aucune mémoire des états passés et deux combinaisons identiques
des entrées donnent toujours deux combinaisons identiques et correspondantes des sorties. Dans
cette manipulation, nous examinons des circuits dont les sorties sont partiellement ou entièrement
déterminées par des entrées qui ont lieu auparavant (circuits possédant des mémoires) : ce sont
les réseaux logiques séquentiels. Les différents types de bascules seront étudiés, dont certaines
permettent de conserver en mémoire une information.

2 Etude théorique
2.1 Système séquentiel

Un système est dit séquentiel, lorsque la ou les sorties dépendent de la combinaison des entrées et
de l'état précédent des sorties.

Une même cause (même combinaison des entrées) peut produire des effets différents. Le temps
peut être une cause déclenchante. L'effet peut persister si la cause disparaît.

32

31
ETUDE DES CIRCUITS SEQUENTIELS (LES BASCULES) ETUDE DES CIRCUITS SEQUENTIELS (LES BASCULES)

2.2 Fonction mémoire Cette notion de synchronisation est surtout utilisée dans le fonctionnement des bascules et
constituants mémoires pour synchroniser plusieurs composants entre eux.
La plupart des traitements ne sont pas uniquement combinatoires mais souvent séquentiels. Dans
un traitement séquentiel le système doit pouvoir mémoriser certaines valeurs pour pouvoir les
réutiliser. Une bascule est un composant qui permet de réaliser la fonction Mémoire.

À l’apparition du signal e, la sortie change d’état, à la disparition du signal la sortie reste dans
le même état. Le maintien de la sortie est l’effet mémoire.

2.3 fonctions retard (s), temporisation 2.5 Etude des bascules

La bascule est un circuit bistable pouvant prendre deux états logiques "0" ou "1". L'état de
la bascule peut être modifié en agissant sur une ou plusieurs entrées. Le nouvel état de la bascule
dépend de l'état précédent, c'est l'élément de base des circuits séquentiels. La bascule peut
conserver son état pendant une durée quelconque, elle peut donc être utilisée comme mémoire.

1,1) Bascules R S et R S

R Q1 S Q1
A l’apparition du signal e, la sortie S ne change d’état qu'au bout d’un certain temps t1, à la 1 R S Q1 Q2
disparition du signal la sortie reste dans le même état pendant le temps t2. 0 0 Qn Qn R Q2
0 1 1 0
2.4 Fonctionnement synchrone ou asynchrone 1 0 0 1
S 1 Q2 1 1 0 0 Interdit
Un fonctionnement est dit synchrone à un événement extérieur, lorsque la prise en compte de Niveau « 1 » actif
l’évolution des entrées ne s’effectue qu’à des instants précis, un fonctionnement est dit
asynchrone lorsque cette prise en compte est effective dès le changement d’état. S : Set = mise à un. Q1 est forcé à un par .S
R : Reset = mise à zéro Q2 est forcé à un par .R

33 34
 ETUDE DES CIRCUITS SEQUENTIELS (LES BASCULES) ETUDE DES CIRCUITS SEQUENTIELS (LES BASCULES)

1,2) Bascule R S H ( Bascule synchrone ). 1,3) Bascule J K synchrone.

C'est une bascule R S dont la prise en compte de l'état des entrées est synchronisée par La bascule J K synchrone (simple étage) est obtenue à partir d'une bascule R S H dont les
une impulsion d'horloge. Ceci permet d'éviter l'arrivée accidentelle de "zéro" sur R ou sur S. sorties sont rebouclées sur les entrées. Ceci permet d'éliminer l'état indéterminé.
Lorsque H = .0. il y a mémorisation de l’état précédent.

J & & Q
S S Q
Q 
& &
R Q H
H J Q
S Q
Q K & 
 & Q K Q
& R Q

Chronogramme
Signal d'horloge: Une bascule synchronisée peut être déclenchée sur le front montant  Table de vérité
h
ou sur le front descendant  de l'impulsion d'horloge.
R S Qn+1 t
Q
De plus, afin d'obtenir un fonctionnement correct, le constructeur indique des temps à respecter.
0 0 Qn Qn J
t
0 1 1 0
Entrée K
ts : temps de stabilisation . 1 0 0 1
t
1 1 Qn Qn Q
Horloge t
th : temps de maintien (holding time)
ts th

Chronogramme Remarque: Pour J = K = .1. , on dit que l'on est dans le mode basculement et l'on définit la
Table de vérité bascule « T »(Toggle). Cette bascule passe à l'état opposé à chaque signal d'horloge.
h
t Les bascules déclenchées sur front possèdent un circuit détecteur de front qui permet leur

R S Q Q S basculement uniquement sur un front montant ou un front descendant.

t
0 0 Qn Qn
R
0 1 1 0 1,4) Bascule D (Bascule D synchrone)
t
1 0 0 1 Q
1 1 Interdit t
Une bascule D est réalisée à partir d'une bascule R S ou J K dont les entrées sont reliées
par un inverseur. Ceci impose donc que les entrées prennent des états complémentaires.

35 36
ETUDE DES CIRCUITS SEQUENTIELS (LES BASCULES) ETUDE DES CIRCUITS SEQUENTIELS (LES BASCULES)

Prise en compte des données par le 2ème étage

• Bascule R S H Maitre-Esclave.
Réalisation:

D Q D S Q D J Q Maitre Esclave

S Q
Q Q Q
R k
H 
Table de vérité Chronogramme

D Q h t R
0 0 D
1 1 t
Q
t
3. Etude expérimentale
Donner l’expression de la sortie Qn+1 d’une bascule RS en fonction de R, S et Qn. Réaliser cette
Utilisation: La sortie prend l'état de l'entrée D après l'impulsion d'horloge. Ceci permet par
bascule à base de la porte Logique NAND à deux entrées.
exemple de synchroniser le transfert de données en parallèle.
Etudier et vérifier le fonctionnement des bascules RS, RSH, D et JK.
Vérifier et Analyser le fonctionnement d’une bascule Maitre-Esclave.
1,5 Bascule Maitre-Esclave.
Les bascules synchrones nécessitent des états stables sur leurs entrées au moment de la transition
Matériel :
du signal d'horloge, cela n'est pas toujours possible lorsque plusieurs bascules sont câblées entre
elles (ex: en comptage) et l'on a des aléas de fonctionnement.
CI 7400 (NAND à deux entrées)
Q
J Q J Q CI 7408 (AND à deux entrées)
QA
A B CI 7476 (bascule JK)
CI 7474 (bascule D)
H
K K
H
t
Solution: Il existe des bascules à 2 étages qui évoluent en 2 temps.

1er temps: Verrouillage du 2ème étage

Prise en compte des entrées par le 1er étage

2ème temps Verrouillage du 1er étage

37 38
 Compteurs /Décompteurs synchrones Compteurs /Décompteurs synchrones

Manipulation N° 6
LES COMPTEURS SYNCHRONES L’impulsion d'horloge est appliquée simultanément à chaque bascule. Celles-ci évoluent en
fonction des informations présentent sur leurs entrées J, K au moment ou apparait l'impulsion.
Il faut donc prépositionner J et K à l'instant t pour obtenir le basculement désiré à l'instant t+1.
Si QC, QB, QA, sont les sorties de trois bascules, on a la table de vérité suivante:
1. Principe
N Qc Qb Qa Jc Kc Jb Kb Ja Ka
Le comptage synchrone, utilise le signal de référence (l’horloge) pour éviter le problème
0 0 0 0 0 x 0 x 1 x
d’aléas liés au décodage de la combinaison de remise à zéro. Ceci implique que le système 1 0 0 1 0 x 1 x x 1
évolue naturellement vers sa combinaison de bouclage. Pour cela, les entrée J et K des 2 0 1 0 0 x x 0 1 x
bascules sont pilotées par un ensemble combinatoire appelé RLC (Réseau Logique de 3 0 1 1 1 x x 1 x 1
Commande). L’entrée reset des bascules n’est plus nécessaire. Le RLC prend connaissance 4 1 0 0 x 0 0 x 1 x
des sorties et programme les entrées JK des bascules de manière à assurer l’exécution du 5 1 0 1 x 0 1 x x 1
6 1 1 0 x 0 x 0 1 x
code.
7 1 1 1 x 1 x 1 x 1
2. Etude théorique
La synthèse s’effectue en trois étapes :
1.1 Compteur modulo 8 synchrone
• On dresse la table de transition de bascules utilisées.
Le principe de fonctionnement d’un compteur synchrone est décrit par l’exemple
• On cherche les signaux de commande que le RLC doit appliquer aux entrées des
suivant (Compteur synchrone modulo 8):
bascules pour chacun des états.
• On en déduit le RLC et on réalise le circuit.
&

a b c Equations: (des entrées J et K obtenues par KARNAUGH).

Qc. Qb Qc. Qb

h
00 01 11 10 00 01 11 10
0 0 0 - - 0 0 0 - -
Figure [Link] modulo 8 synchrone. Qa Qa
1 0 1 - - 1 0 1 - -

Dans cet exemple, on a utilisé les bascules JK. Rappelons que la table de fonctionnement
JC = Qa . Qb KC = Qa . Qb
d’une bascule JK est le suivant :
Qc. Qb Qc. Qb
J K Q Qn Q n-1 J K
00 01 11 10 00 01 11 10
0 0 Q 0 1 1 x
0 0 0 - - 0 0 0 - -
0 1 0 1 0 x 1 1 0 1 - - 1 0 1 - -
1 0 1 1 1 x 0 Qa Qa
1 1 Q 0 0 0 x
JB = Qa KB = Qa
Avec : JA = KA = 1

39 40
 Compteurs /Décompteurs synchrones Compteurs /Décompteurs synchrones

1.2 Décompteur modulo 8 synchrone

C /D

N Qc Qb Qa Jc Kc Jb Kb Ja Ka
&
7 1 1 1 x 0 x 0 x 1
=1 =1
6 1 1 0 x 0 x 1 1 x 1
5 1 0 1 x 0 0 x x 1
4 1 0 0 x 1 1 x 1 x a b c
3 0 1 1 0 x x 0 x 1
2 0 1 0 0 x x 1 1 x
1 0 0 1 0 x 0 x x 1 h
0 0 0 0 1 x 1 x 1 x
Figure [Link] / Décompteur modulo 8 synchrone.
Equations: (des entrées J et K obtenues par KARNAUGH).
3. Etude expérimentale
JA = KA = 1.
3.1. En utilisant les bascules JK (47LS107) synthétiser un compteur synchrone modulo10.
JB = KB = Qa
3.2 En utilisant les bascules JK synthétiser un compteur synchrone qui permet de réaliser
JC = KC = Qa . Qb
les cycles suivants : (0, 1, 4, 2, 6, 9, 7 /0).
3.3. En utilisant les bascules JK synthétiser un décompteur synchrone modulo 7.
& 3.2 En utilisant les bascules JK synthétiser un décompteur synchrone qui permet de

J Q J Q J Q réaliser les cycles suivants : (6, 5, 4, 3, 2 /6).

a b c

K K K
h
Matériel :
Figure 2. Décompteur modulo 8 synchrone.
1.3 Compteur / Décompteur modulo 8 synchrone. 1 CI 7400 (NAND à deux entrées)
1 CI 7408 (AND à deux entrées)
Analyse du problème En comptage C = .0. JB = KB = .Qa. 2 CI 7476 (bascule JK)
En décomptage C = .1. JB = KB = . Qa.

d'ou JB = KB = Qa . C + Q a C = Qa  C

JC = KC = Qa . Qb . C + Qa Qb C = (Qa  C) (Qb  C)

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