Leïla KHANFIR
3. CIRCUITS MEMOIRES
Référence bibliographique:
Digital Integrated Circuits, A Design Perspective 2/E
Jan M. Rabaey, Anantha Chandrakasan, et Borivoje Nikolic
ISBN-10: 0130909963
ISBN-13: 978-0130909961
© 2002, Prentice Hall, 761 pp
CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 147
Leïla KHANFIR
3. Circuits mémoires
3.1. Introduction
◼ Les grands systèmes numériques comme les microcontrôleurs ou les ordinateurs,
nécessitent des mémoires pour stocker les données et les instructions. Physiquement,
ces mémoires sont constituées de milliers voire de millions de cellules mémoires, et
qui sont souvent disposées en plusieurs matrices de formes plus ou moins carrées. La
figure suivante montre un exemple de modules mémoires dans le microprocesseur
Pentium 4.
« Exemple de modules
mémoires »
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3. Circuits mémoires
3.1. Introduction (Suite)
◼ On peut classifier les mémoires selon trois critères différents (tableau suivant):
- la nature de stockage de l’information. L’information peut être figée (permanente,
même en l’absence de courant électrique), volatile (s’efface automatiquement dès
la mise hors tension), ou non volatile avec possibilité d’effacement et de
réécriture. On trouve alors les mémoires mortes (à lecture seule), les mémoires
volatiles (à lecture et écriture) et les mémoires non volatiles (à lecture et écriture).
- le type d’accès à l’information. On trouve les mémoire à accès directe (e.g. RAM,
ROM) et les mémoire à accès séquentiel (e.g. Registre à décalage, LIFO, FIFO).
- la technologie de réalisation statique ou dynamique de la cellule mémoire. On
trouve ainsi les mémoires statiques et les mémoires dynamiques.
Read-Write Memory Non-Volatile
Read Only
Non-Random Read-Write
Memory Random Access
Access Memory
PROM SRAM LIFO EPROM
DRAM FIFO E2PROM
Shift Register Flash
CAM
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3. Circuits mémoires
3.2. Structure générale
◼ L’architecture intuitive d’une mémoire N x M peut être décrite comme suit.
- L’information se présente sous forme de N mots (N lignes) de M bits (M colonnes).
- Une seule ligne peut être sélectionnée à la fois pour lecture et/ou écriture.
- Les entiers N et M sont des puissances de 2.
- M varie de 1 à 128 (souvent égale à 8, 16, 32 ou 64) et N est souvent très grand
(très supérieur à 106 dans les mémoires actuelles).
« Structure intuitive d’une
mémoire N x M »
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3. Circuits mémoires
3.2. Structure générale (Suite)
◼ Dans la structure intuitive précédente, le nombre très élevé des lignes (N > 106)
nécessite d’avoir autant de signaux de sélection (S0 – SN-1) pour sélectionner chaque
ligne pour lecture et/ou écriture, ce qui est inadmissible.
➔ Une solution simple consiste à rajouter un décodeur à l’entrée permettant de décoder K
bits d’adresses (A0 – AK-1) en N signaux de sélection (S0 – SN-1) pour sélectionner les
différentes lignes, où K est très inférieur à N.
Exemple. Dans le cas d’un multiplexeur simple (décodeur), K = 8 adresses permettent
de générer N = 256 signaux de sélection.
« Réduire le nombre des
entrées de sélection avec
un décodeur »
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3. Circuits mémoires
3.2. Structure générale (Suite)
◼ De plus, N (Nombre de mots binaires) est généralement beaucoup plus grand que M
(taille d’un mot binaire) (N >> 100 x M) ce qui implique des dispositions géométriques
anormalement disproportionnées. Les différentes lignes sont en effet connectées en
série ou en parallèle se partageant toutes la même alimentation. Or, les marges de bruit
diminuent à mesure que le nombre des entrées augmente. Par conséquent, le nombre
maximal des lignes correspond aux marges de bruit minimales admissibles.
➔ Pour remédier à ce problème, plusieurs mots de M bits peuvent être disposés en série
sur une même ligne pour maximiser le nombre de mots binaires par matrice mémoire
(maximum de composants, en hauteur et en largeur, tout en garantissant une marge de
bruit minimale), d’où la forme plus ou moins carrée des matrices mémoires. Avec cette
configuration, le nombre de mots par ligne devient ainsi très élevé, ce qui nécessite
l’utilisation d’un deuxième encodeur pour générer les signaux de sélection des
colonnes (figure suivante).
➔ Pour maximiser le nombre de lignes par matrice mémoire, des amplificateurs de
détection de seuil (sense amplifiers) ou encore des drivers de courant, sont souvent
placés à la sortie des bits pour regénérer les sorties vers les niveaux logiques et
augmenter les marges de bruits. Ceci permet de rajouter plus de lignes jusqu’à
atteindre les marges de bruits limites.
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3. Circuits mémoires
3.2. Structure générale (Suite)
◼ La figure suivante donne la structure générale d’une mémoire N x M bits.
◼ On définit les BL Bit Lines et WL Word Lines comme étant respectivement les lignes
de sélection verticale et horizontale.
◼ Ainsi, pour K bits d’adresses de colonnes (A0 .. A(K-1)), on aura M x 2K signaux de
sélection BL. Et pour L - K bits d’adresses de lignes (AK .. A(L-1)), on aura 2L – K signaux
de sélection WL.
« Structure
bidimensionnelle d’une
mémoire M x N bits »
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3.2. Structure générale (Suite)
◼ Exemple: Considérer une mémoire 4096 * 2048 avec des mots binaires de M = 8 bits.
Déterminer le nombre des bits d’adresses des lignes et des colonnes.
➔ Nombre des bits d’adresses des lignes:
log 2 ( 4096 ) = 12 bits
➔ Nombre des bits d’adresses des colonnes:
log 2 ( 2048 8) = 8 bits
◼ Le principal objectif de la conception des mémoires est de maximiser la taille, i.e. le
nombre des cellules mémoires. Etant donné le nombre très élevé de ces cellules, il est
primordial que ces dernières soient conçues de sorte à occuper le minimum de surface
silicium et à consommer le minimum d’énergie, quitte à sacrifier les marges de bruit.
Les contraintes de conception des cellules mémoires sont ainsi totalement différentes
de celles des circuits combinatoires qu’on a vus précédemment où les marges de bruit
devaient être maximales.
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