Leïla KHANFIR

1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
a. Logique complémentée
◼ La théorie que nous venons de voir pour les inverseurs et les portes s’applique pour la
réalisation des fonctions logiques. Pour ce faire, on procède comme suit:
1. D’abord on réalise la fonction à l’aide de transistors NMOS en considérant la
partie PMOS temporairement comme une résistance pull-up.
2. Ensuite, on remplace cette résistance par un circuit PMOS qui est le
complément de conduction de celui en NMOS.

« Principe de base de la logique complémentée »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 48
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Pour réaliser ces circuits, on traite les transistors comme des commutateurs, en notant
qu’un ‘1’ sur la grille d’un NMOS établit le contact entre la source et le drain, et
qu’un ‘0’ produit l’effet contraire.
◼ C’est l’inverse pour un PMOS, où c’est un ‘0’ sur la grille qui fait conduire.
◼ Les fonctions AND sont réalisées avec des transistors (ou sous-circuits) en série,
tandis que les OR sont faits avec des éléments en parallèle.
◼ Exemple: Réaliser la fonction logique suivante avec des transistors NMOS.
Z = G ( A + B + C ) + DEF (2.80)

« Réalisation de la fonction Z
avec des NMOS »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 49

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Pour réaliser la partie PMOS qui est le complément de conduction de celle en NMOS,
on peut utiliser la règle suivante: tout ce qui est en série dans la partie NMOS devient
en parallèle dans la partie PMOS et tout ce qui est en parallèle dans partie NMOS
devient en série dans la partie PMOS, et vice-versa. Ceci s’applique autant aux
transistors individuels qu’aux groupes d’éléments. Le complément de conduction
signifie que le circuit PMOS conduit entre ses deux extrémités (i.e. entre VDD et Z)
quand le circuit NMOS est ouvert, et vice-versa.
◼ Exemple: réaliser le complément en PMOS de la fonction Z = G(A+B+C)+DEF.

« Circuit complémenté
correspondant »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 50

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ En mettant les deux circuits ensemble (la partie PMOS à la place de la résistance
pull-up), on réalise la fonction désirée en logique complémentée.
◼ Exemple: déduire la réalisation de la fonction en logique complémentée de la fonction
Z = G(A+B+C)+DEF.
◼ Cette implémentation requière en tout 16 transistors.

« Réalisation de la fonction Z
en logique complémentée »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 51

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Si on avait à utiliser les portes AND et OR, tel que représenté sur la figure suivante, il
aurait fallu 28 transistors pour réaliser la fonction Z.

« Réalisation de la fonction Z
avec des portes AND et OR »

◼ Il faut noter que les portes AND et OR en CMOS sont toujours formées par des
NAND et des NOR suivies d’inverseurs, car il n’est pas possible des les réaliser
directement. En convertissant ce circuit en NAND et en NOR (figure suivante) dans la
mesure du possible avec la règle de De Morgan, on peut réduire ce nombre à 22.

« Réalisation de la fonction Z
avec des portes NAND et NOR »
CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 52
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Les transistors doivent être dimensionnés convenablement afin de maximiser les
marges de bruit comme il a été fait pour les portes logiques. Cependant, dans le cas de
fonctions logiques assez complexes (comme Z), l’approche précédente que nous
avons utilisée pour les portes, peut être modifiée pour la rendre plus appropriée, selon:
1. Trouver la combinaison des variables d’entrées qui donne la plus faible
résistance dans la partie NMOS sans toutefois être nulle (ce qui correspond à la
plus grande résistance dans la partie PMOS).
2. Déduire le βEqMIN (selon la disposition série ou parallèle des transistors), puis, le
βRMIN correspondant pour une tension d’inversion optimale VINV = VDD /2.
3. Trouver la combinaison des variables d’entrées qui donne la plus grande
résistance dans la partie NMOS sans toutefois être infinie (ce qui correspond à
la plus faible résistance dans la partie PMOS).
4. Déduire le βEqMAX (selon la disposition série ou parallèle des transistors), puis, le
βRMAX correspondant pour une tension d’inversion optimale VINV = VDD /2.
5. Déduire βOptimal, et vérifier les tensions d’inversion des deux cas de maximum et
minimum de résistance en calculant les marges de bruit. Ces dernières devraient
être égales si les transistors ont été correctement dimensionnés.
6. Concevoir le dessin physiques des différentes couches du circuit.
CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 53
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
1. La combinaison des variables d’entrée qui donne la résistance la plus basse possible
pour la partie NMOS sans être nulle est représentée sur la figure suivante. Ceci
correspond au cas: A = B = C = D = ‘0.5’ et E = F = G = ‘1’.
« Circuit équivalent de la fonction Z au point
d’inversion quand la résistance de la partie
NMOS est la plus basse possible sans être nulle »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 54

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
2. Les quatre transistors PMOS avec les variables d’entrées A, B, C et D qui sont à un
niveau intermédiaire, se comportent ensemble comme un gros transistor avec un
facteur de forme équivalent SPEq, selon: WEq = W et LEq = 4 L → S PEq = S P / 4
◼ En même temps, les transistors NMOS, avec les mêmes variables d’entrée, se
comportent comme un seul gros transistor avec un facteur de forme équivalent SNEq,
selon: WEq = 4W et LEq = L → S NEq = 4 S N
◼ Ce qui donne un facteur de forme équivalent:  EqMIN = 16 (2.81)
◼ En mettant le rapport équivalent βEq dans (2.28) et en partant des mêmes suppositions:
k ' 1 + P V
VDD = 5V ; VTN = VTP = 0.8V ; N 2 ; 1 et VINV = DD = 2.5V
kP ' 1 + N 2
on arrive à:
V 5 - 0.8 - 0.8 5 - 0.8 - 0.8
VINV 1 = DD = 2.5 = 0.8 + = 0.8 + (2.82)
2 1 +  EqMIN x2x1 1 + 16 RMIN x2x1
SN
→  RMIN = = 0.03
SP (2.83)

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 55

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
3. La combinaison des variables d’entrée qui donne la résistance la plus grande possible
pour la partie NMOS sans être infinie est représentée sur la figure suivante. Ceci
correspond au cas: D = E = F = ‘0.5’ et A = B = C = G = ‘0’.
« Circuit équivalent de la fonction Z au point
d’inversion quand la résistance de la partie NMOS
est la plus grande possible sans être infinie »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 56

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
4. Les trois transistors PMOS avec les variables d’entrées D, E et F qui sont à un niveau
intermédiaire, se comportent ensemble comme un gros transistor avec un facteur de
forme équivalent SPEq, selon: WEq = 3W et LEq = L → S PEq = 3S P
◼ En même temps, les transistors NMOS, avec les mêmes variables d’entrée, se
comportent comme un seul gros transistor avec un facteur de forme équivalent SNEq,
selon: WEq = W et LEq = 3L → S NEq = S N / 3
◼ Ce qui donne un facteur de forme équivalent:  EqMAX =  / 9 (2.84)
◼ En mettant le rapport équivalent βEq dans (2.28) et en partant des mêmes suppositions :
k ' 1 + P V
VDD = 5V ; VTN = VTP = 0.8V ; N 2 ; 1 et VINV = DD = 2.5V
on arrive à: kP ' 1 + N 2
V 5 - 0.8 - 0.8 5 - 0.8 - 0.8
VINV 2 = DD = 2.5 = 0.8 + = 0.8 + (2.85)
2 1 +  EqMAX x2x1 
1 + RMAX x2x1
SN 9
→  RMAX = = 4.5
SP (2.86)

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 57

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
5. Le βOptimal s’obtient par la moyenne géométrique βRMAX et βRMIN
→ Optimal = 0.003x4.5 = 0.36 (2.87)
◼ On peut vérifier la validité du βOptimal en l’utilisant dans (2.82) et (2.85), ce qui donne :
5 - 0.8 - 0.8
VINV 1 = VIL = 0.8 + = 1.47V (2.88)
1 + 16Optimal x2x1
5 - 0.8 - 0.8
VINV 2 = VIH = 0.8 + = 3.5V (2.89)
Optimal
1+ 9
x2x1
◼ Les marges de bruits sont alors:
NMH = VOH - VIH = VDD - VIH = 1.5V (2.90)
NML = VIL - VOL = VIL 1.5V (2.91)
◼ Ce qui donne un écart de +/- 1V par rapport au point d’inversion idéal 2.5V et une
marge de bruit de 1.5V pour les ‘1’ et ‘0’ logiques tel que représenté sur la figure qui
suit. On peut conclure que le rapport βOptimal a été choisi correctement.

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 58

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires

« Vérification des seuils

d’inversion pour βOptimal »

6. A partir de ces informations, il est maintenant possible de faire un dessin physique

préliminaire du circuit intégré correspondant, tel qu’indiqué à la figure suivante.

« Dessin physique
préliminaire du circuit »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 59

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
Porte OU-EXCLUSIF XOR en logique complémentée
◼ La conception d’une porte XOR est présentée ci-dessous afin de démontrer jusqu’à
quel point les manufacturiers peuvent aller pour réduire les coût des composants qui
sont reproduits en millions d’exemplaires.
◼ La table de vérité de la porte XOR est donnée ci-dessous (figure suivante) avec le
tableau de Karnaugh et la fonction SSOP (Simplest Sum Of Products).

« (a) Symbole, (b) table de vérité, (c) tableau de Karnaugh et (d)

fonction SSOP de la porte XOR »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 60

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ La réalisation de la fonction SSOP à l’aide de portes AND et OR requière 22
transistors, qu’on peut réduire à 16 transistors avec le théorème de De Morgan en
utilisant des portes NAND et NOR tel que représenté sur la figure suivante.
◼ Le circuit (b) est le plus simple possible pour une conception à base de portes
logiques, mais on peut faire mieux avec des transistors.

2 transistors 2 transistors
6 transistors 4 transistors
A 6 transistors A
B B 4 transistors
2 transistors A 6 transistors F 2 transistors A4 transistors F
B B
22 transistors 16 transistors
(a) (b)
« Réalisation d’une fonction XOR avec (a) des portes AND et OR et (b) des
portes NAND et NOR »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 61

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Si on réalise la fonction SSOP (2.92) de la porte XOR avec des NMOS, on obtient un
circuit qui nécessite un inverseur à la sortie (figure (a)), qu’on peut cependant
éliminer avec le complément de F (figure (b)), selon:
F = A  B = AB + AB (2.92)
F = A  B = AB + AB (2.93)
◼ En logique complémentée (en ajoutant la partie PMOS), la configuration (a) utilise 14
transistors, tandis que la configuration (b) utilise seulement 12 transistors.

« Réalisation d’une fonction XOR à base de transistors (a) avec et (b) sans inverseur à la sortie »
CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 62
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Ci-dessous un exemple d’une réalisation physique de la configuration (b) avec 12
transistors.

CONCPETION DE CIRCUITS VLSI - CHAPITRE

« Schematic » II ENIT 2020/2021 « Layout » 63
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Pour éviter les deux inverseurs d’entrée, on peut aussi appliquer le théorème de De
Morgan ce qui donne :
F = AB + AB = A + B + AB (2.94)
dont la réalisation correspondante apparaît à la figure suivante et ne requière plus que
10 transistors.

« Réalisation d’une fonction XOR en logique complémentée »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 64
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Pour la porte NOR de gauche, le rapport optimal des facteurs de forme est Optimal = 14
quand on utilise les même suppositions que d’habitude, ce qui donne un écart
maximum de +/-0.29V entre les seuils obtenus pour toutes les combinaisons des
variables d’entrée et le point d’inversion idéal de 2.5V.

◼ Pour le circuit de droite, le seuil maximum arrive quand A = B = ‘0.5’ et C = ‘0’, et le

seuil minimum survient entre autres quand A = C = ‘0.5’ et B = ‘1’, ce qui donne un
rapport optimal des facteurs de forme Optimal = 2 . L’écart maximum est de +/-0.57V
1

entre les seuils obtenus et le point d’inversion idéal.

◼ Il existe plusieurs autres façons de faire des portes XOR qui utilisent parfois moins de
transistors dans l’espoir d’occuper le moins d’espace possible dans un circuit intégré,
vu que le coût est directement lié à la surface. Nous verrons cependant que le circuit
que nous venons de faire est sans doute l’un des plus intéressants.

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 65

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Le dessin physique préliminaire du circuit intégré correspondant est donné à la figure
suivante.

« Deux réalisations possibles d’une porte XOR à 10 transistors »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 66
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Avantages et inconvénient des circuits à base de logique complémentée :
+ un nombre réduit de transistors.
+ délais de transmission optimaux.
- la marge de bruit se voit réduite en augmentant le nombre des entrées.

◼ Avantage et inconvénients des circuits à base de portes logiques :

+ une grande marge de bruit.
- un nombre transistors relativement élevé.
- les délais de transmission augmentent avec le nombre des étages.

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 67

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
b. Logique pseudo-NMOS
◼ Les circuits logiques complémentés que nous venons de voir, sont très répandus à
cause de leur rapidité et leur immunité aux bruits. Ils sont cependant encombrants à
cause de la partie PMOS qui dédouble le nombre de transistors.
◼ Il peut sembler intéressant à première vue de remplacer toute la partie PMOS par une
seule résistance, mais la faiblesse des résistivités des matériaux disponibles en circuits
intégrés rend cette approche peu pratique (e.g. résistivité du polysilicium ~ 100 à 1k
Ω/µm2). C’est pourquoi on utilisait jadis un transistor NMOS à seuil négatif à la place
pour créer un circuit en « technologie NMOS » qui était nouveau à l’époque, mais
avec l’avènement du CMOS, on peut maintenant mettre un transistor PMOS à la place
(figure suivante) d’où l’appellation « pseudo-NMOS ».

« Principe de base de la
technologie pseudo-NMOS »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 68

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ La fonction Z = G ( A + B + C ) + DEF est réalisée en technologie pseudo-NMOS à
titre d’exemple à la figure suivante. Le facteur de forme du transistor PMOS doit être
choisi de manière à produire des ‘0’ logiques de tension acceptable à la sortie, même
dans les conditions les plus défavorables. La pire condition survient entre autres
quand D = E = F = ‘1’ avec G = ‘0’, ce qui donne un facteur de forme équivalent de
seulement SNEq = SN /3. En mettant SP = SNEq, on obtient un niveau logique ‘0’
acceptable à la sortie tel qu’illustré à la figure suivante. Les ‘1’ sont au VDD.

« Réalisation de /Z en « Comportement du circuit pour

CONCPETION DEtechnologie - CHAPITRE II
pseudo-NMOS»
CIRCUITS VLSI ENIT 2020/2021 un ‘0’ à la sortie » 69
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Avantage des circuits à base de logique pseudo-NMOS:
+ l’implémentation est relativement simple.

◼ Inconvénients des circuits à base de logique pseudo-NMOS:

- le circuit consomme du courant en régime statique (lorsque la sortie est à ‘0’).
- la marge de bruit est réduite à cause du niveau de tension du ‘0’ logique qui est
supérieur à 0V.
- la vitesse de transition est réduite à cause de la valeur élevée de la résistance pull
up.

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 70

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
d. Logique commutée
◼ La logique commutée (i.e. Cascade Voltage Switch Logic) est une forme de logique
complémentée qui a été convertie en bascule pour augmenter la vitesse tel qu’illustré
sur la figure suivante.
◼ Sa complexité est à peu près la même que pour la logique ordinaire mais sa vitesse est
beaucoup plus grande à cause du feedback positif.

« Principe de base de la technologie commutée »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 71
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ La figure suivante montre la réalisation de la fonction F = AB+C(D+E) en logique
commutée.

« Réalisation de la fonction F en logique commutée »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 72
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
c. Logique dynamique
◼ La logique dynamique utilise les capacités parasites comme éléments mémoires pour
simplifier les circuits. Pour ce faire, on ajoute deux transistors au circuit NMOS de
base qui sont les transistors de pré-charge M1 et d’évaluation M2. ϕ est une horloge
indépendante qui fonctionne continuellement.

« Principe de base de la technologie dynamique à pré-charge »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 73

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Avant d’opérer le circuit, on pré-charge d’abord les capacités parasites à VDD en
mettant temporairement ϕ = 0. Pendant ce temps, on fixe aussi les entrées du circuit
NMOS. On débranche ensuite le transistor de pré-charge et on connecte le transistor
d’évaluation en mettant ϕ = 1, ce qui donne le résultat de sortie F. Si les entrées
laissent le circuit ouvert, on obtient F = ‘1’ qui est la tension emmagasinée dans les
capacités parasites. Ces ‘1’ ne durent pas longtemps à cause des fuites dans les
capacités, de sorte qu’il faut pré-charger et réévaluer le circuit régulièrement avec une
fréquence d’horloge suffisamment élevée (e.g. 10 kHz).
◼ Parmi les principaux avantages des circuits dynamiques, on note la simplicité, la
faible consommation et le peu d’encombrement. La consommation est minime vue
qu’on ne fait que charger et décharger les capacités parasites. Les dimensions des
transistors sont aussi réduites au minimum vu qu’il n’y a pratiquement pas de courant
à supporter. A cause de ceci, la grande majorité des circuits intégrés de grande taille
comme les micro-processeurs et les mémoires sont en logique dynamique. Le
principal inconvénient vient de l’horloge ϕ qu’on ne peut jamais arrêter, ce qui
complique le dépannage.

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 74

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ La figure suivante montre la réalisation de la fonction F = AB+C(D+E) en logique
dynamique.
◼ Les entrées ne doivent changer que durant la phase de pré-charge et doivent rester
constantes pendant l’évaluation. Dans le cas contraire, les effets de transfert de
charges peuvent corrompre les résultats de sortie.

« Réalisation de la fonction F en logique dynamique à pré-charge »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 75
Leïla KHANFIR

1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ On ne peut pas relier les circuits dynamiques bout à bout directement, car la sortie
devient invalide pendant la pré-charge.
◼ L’une des solutions possibles consiste à les séparer par des portes de transmission,
tout en utilisant des horloges polyphasées.
- Lorsque la sortie d’un étage est disponible (évaluée), elle est transmise à l’étage
suivant en activant une porte de transmission. Cet étage suivant devrait
fonctionner en pré-charge pendant la transmission des données d’entrées.
- Lorsque les entrées sont disponibles à l’entrée d’un étage, la porte de
transmission s’ouvre permettant ainsi de maintenir les entrées fixes. L’étage
correspondant peut alors entrer en phase d’évaluation et évaluer la sortie qui sera
transmise à l’étage suivant.

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 76

Leïla KHANFIR

1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ La figure suivante montre un système à 4 phases avec l’horloge correspondante.

« Génération d’une horloge à 4 phases »

« Circuit dynamique avec

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 horloge à 4 phases » 77
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Quand ϕ1 = 1, ϕ1,2 passe à 1. Le circuit de type 1 se pré-charge et sa sortie est invalide.
Pendant ce temps, la porte de transmission du circuit de type 1 est fermée ce qui
permet de pré-charger les entrées correspondantes aussi.
◼ Quand ϕ2 = 1, ϕ2,3 passe à 1, le circuit de type 2 se pré-charge et sa sortie est invalide.
Pendant ce temps, la porte de transmission du circuit de type 2 est fermée ce qui
permet de pré-charger les entrées transmises depuis l’étage de type 1.
◼ Quand ϕ3 = 1, ϕ1,2 passe à 0, le circuit de type 1 entre en phase d’évaluation et sa
sortie devient valide.
Pendant ce temps, cette sortie valide se propage à l’étage suivant qui est toujours à
l’état de pré-charge.
◼ Quand ϕ4 = 1, ϕ2,3 passe à 0, la porte de transmission de l’étage de type 2 s’ouvre,
permettant de maintenir l’état des signaux d’entrée constant et le circuit entre en
phase d’évaluation. Sa sortie devient alors valide et se propage à l’étage suivant.

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 78

Leïla KHANFIR

1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Les flèches entre les modules indiquent les différentes possibilités de connexions
valides, e.g.
- la sortie du circuit de type 1 peut se relier à l’entrée du circuit de type 2,
- la sortie du circuit de type 2 peut se relier à l’entrée du circuit de type 3,
- la sortie du circuit de type 3 peut se relier à l’entrée du circuit de type 4,
- la sortie du circuit de type 4 peut se relier à l’entrée du circuit de type 1, etc.
◼ On peut aussi relier les modules impaires entre eux de la même manière, i.e.
- la sortie du circuit de type 1 peut se relier à l’entrée du circuit de type 3, etc.
- la sortie du circuit de type 2 peut se relier à l’entrée du circuit de type 4, etc.
◼ Dans le cas de liaison des circuits impaires, il y a la possibilité de n’utiliser qu’une
seule horloge vu que ϕ1,2 est l’inverse de ϕ3,4, ce qui simplifie nettement les horloges.
Cette approche est cependant peu recommandable vu qu’il n’y a aucune marge
d’erreur pour le décalage de l’horloge et de son inverse (i.e. « clock skew »). La pré-
charge du module précédent, l’ouverture de la porte de transmission entre les deux
étages et l’évaluation du module courant débutent toutes en même temps. Le signal de
l’étage en mode de pré-charge atteint alors l’entrée de l’étage en cours d’évaluation,
ce qui fausse le résultat.
CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 79
Leïla KHANFIR

1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
Protection contre le transfert de charges
◼ On peut perdre des ‘1’ logiques à la sortie d’un étage, à cause du phénomène de
transfert de charges dû à la capacité CGD du transistor d’entrée de l’étage suivant.
◼ Ceci est possible notamment à la figure suivante, où une transition descendante du
signal F2 suite à l’évaluation de l’étage de sortie, décharge CP1 à travers CGD2 selon :
VF = VDDCP1 / ( CP1 + CGD 2 ) (2.94)
où VF est la tension finale du ‘1’ à l’entrée.

« VF diminue à cause du
phénomène de transfert
de charges »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 80

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Pour éviter les phénomènes de transfert de charges, on peut protéger la charge de la
capacité CP1 avec un buffer d’isolation tel que décrit à la figure suivante.

« Protection contre la perte accidentelle des ‘1’ logiques avec un buffer »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 81
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Le buffer d’isolation peut être constitué de deux inverseurs ordinaires en logique
complémentée comme dans la figure (a).
◼ On peut aussi mettre un seul inverseur en ajustant la fonction logique en conséquence
avec le théorème de De Morgan comme dans la figure (b).
◼ On peut ajouter un transistor à haute impédance pour former une bascule comme dans
la figure (c).
◼ On peut mettre des transistors à haute impédance comme résistance pull up à la sortie
du circuit NMOS pour prévenir la perte des ‘1’ logiques comme dans la figure (d).

« Méthodes de protection contre la perte accidentelle des ‘1’ logiques avec (a) un buffer (b)
un inverseur, (c) une bascule et (d) une résistance pull up »
CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 82
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
e. Logique à portes de transmission
◼ Les transistors MOS peuvent s’utiliser comme des relais ou plus simplement des
interrupteurs commandés. Les interrupteurs les plus simples sont des transistors MOS.
◼ Les fonctions logiques de type AND peuvent être réalisées en plaçant des
interrupteurs en série (Figure b). Tandis que les fonctions logiques de type OR se font
avec des interrupteurs en parallèles (Figure c).

« (a) Utilisation des transistors NMOS comme des relais »

B

A C Y = A(B+C)

« (b) Réalisation de la fonction AND avec « (c) Réalisation de la fonction OR avec

des interrupteurs
CONCPETION DE CIRCUITS » II
VLSI - CHAPITRE ENIT 2020/2021 des interrupteurs » 83
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Si l’on considère le cas présenté à la figure suivante, qui se produit assez souvent, les
deux inverseurs sont montés en cascade et sont séparés par une porte de transmission.
Si la tension VY est initialement à 0V avant l’ouverture de S1 alors elle le restera après
l’ouverture du switch de sorte que Y = A.B, ce qui correspond à ‘0’ = ‘0’. Mais si la
tension VY est initialement à VDD, et que VB passe de ‘1’ à ‘0’, alors le tension VDD sera
maintenue par la capacité parasite CP même après l’ouverture du switch ce qui donne
Y = ‘1’ ≠ A.B = ‘0’. Dans ce cas la fonction AND n’est plus assurée par le switch.

« Porte de transmission réalisée avec deux transistors

complémentées en parallèle »
CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 84
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Pour forcer la sortie du switch à ‘0’ quand S1 est ouvert, on peut ajouter un deuxième
switch S2 qui décharge la sortie de S1 au GND quand celui-ci s’ouvre.
◼ La conception de circuits logiques à portes de transmission nécessite ainsi d’avoir en
tout nœud et à tout moment un chemin de faible résistance vers la tension VDD ou le
GND.

« Ajout d’un deuxième switch qui force la sortie à ‘0’ quand le switch
principal s’ouvre permettant de conserver la fonction AND du circuit »
CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 85
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Les NMOS commutent très bien les ‘0’ entre la source et le drain dans les deux
directions quand G = ‘1’, tandis que c’est l’inverse pour les PMOS.
◼ Pour commuter les ‘0’ et les ‘1’ convenablement, on utilise habituellement deux
transistors complémentés en parallèle pour former des portes de transmission tel
qu’indiqué sur la figure suivante.

« Porte de transmission réalisée avec deux transistors

complémentées en parallèle »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 86

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
Porte de transmission en conduction:
◼ La porte de transmission conduit quand VC = ‘1’ (e.g. 5V).
◼ Comme IDS est généralement négligeable, on a: VDS 0 → VIN VOUT
Les deux transistors sont donc en régime linéaire.
◼ Le transistor NMOS conduit tant que
VGSN = VC - VIN = 5 - VIN  VTN (2.95)
i.e. VIN  4.2V (2.96)
Le transistor NMOS conduit bien le niveau ‘0’ (~0V) contrairement au niveau logique
‘1’ (VDD – VTN).
◼ Le transistor PMOS conduit tant que
VSGP = VIN - VC = VIN - 0  VTP (2.97)
i.e. VIN  0.8V (2.98)
Le transistor PMOS conduit bien le niveau ‘1’ (~VDD) contrairement au niveau
logique ‘0’ (VTN).
➔ Les ‘1’ passent donc par le PMOS et les ‘0’ par les NMOS.

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 87

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
Résistance de conduction du NMOS:
◼ L’équation du NMOS en régime linéaire (VDS ~0V) est celle déterminée au chapitre 1:
I DSN = k N ' S N (VGSN - VTN )VDSN (1.85)
◼ La résistance de conduction du NMOS en régime linéaire est celle déterminée au
chapitre 1, selon:
V 1
RN = DSN = (1.87)
I DSN k N ' S N (VGSN - VTN )
1
= (2.99)
k N ' S N (VC - VIN - VTN )
1
= (2.100)
k N ' S N ( 5 - VIN - 0.8)

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 88

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
Résistance de conduction du PMOS:
◼ L’équation du PMOS en régime linéaire est celle déterminée au chapitre 1, selon:
I SDP = k P ' S P (VSGP - VTP )VSDP (1.97)
◼ La résistance de conduction du PMOS en régime linéaire est alors:
V 1 (2.101)
RP = SDP =
I SDP k P ' S P (VSGP - VTP )
1 (2.102)
=
k P ' S P (VIN - VC - VTP )
1 (2.103)
=
k P ' S P (VIN - 0 - 0.8)
Résistance totale de la porte de transmission:
◼ La résistance totale de conduction de la porte de transmission est alors:
R R
RTotal = N P
RN + RP (2.104)

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 89

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ La figure suivante illustre bien l’avantage d’utiliser deux transistors complémentés en
parallèle. Avec seulement un NMOS, les ‘1’ de sortie n’auraient que 4.2V et leur
impédance serait très élevée. Ce serait également vrai pour les ‘0’ qui ne pourraient
descendre en deçà de 0.8V. Avec les deux transistors en parallèle, on peut transmettre
efficacement les ‘1’ et les ‘0’ dans toutes les conditions.

« Résistance de conduction en fonction de VIN »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 90
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
Applications de la logique à portes de transmission
Multiplexeur
◼ L’une des applications les plus courantes des portes de transmission, est l’utilisation
comme multiplexeurs analogiques (qui peuvent aussi passer des signaux numériques).
Pour les concevoir, on dessine d’abord la partie NMOS qu’on dédouble avec du
PMOS.
◼ La figure suivante présente le cas d’un multiplexeur à quatre entrées P1, P2, P3 et P4.
A et B sont alors les adresses de telle sorte que la sortie S s’écrit:
S = ABP1 + ABP2 + ABP3 + ABP4 (2.105)

« Multiplexeur NMOS »
CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 91
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ On rajoutant la partie PMOS complémentée, on obtient le circuit du multiplexeur
analogique CMOS suivant.

« Multiplexeur analogique CMOS »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 92
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
« Cross Bar Switch »
◼ En mettant des portes de transmission à chaque intersection d’un ensemble de lignes
orthogonales, on peut obtenir un commutateur « Cross Bar » qui peut servir aux
communications téléphoniques (figure suivante). Par exemple, l’abonné N° 6 peut
communiquer avec l’abonné N° 8 en actionnant le bon commutateur, et il peut aussi y
en avoir d’autres qui communiquent en même temps du moment qu’il n’ait pas de
conflit. Sorties
Abonnés 0 1 2 3 4 5 6 7 8 9

0
1
2 Chaque
3 représente une porte
Entrées 4 de transmission
5
6
7
8
9
« Cross Bar Switch »
CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 93
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
« Barrel Shifter »
◼ Les « Barrel Shifters » servent à décaler les nombres binaires de ‘n’ positions sur
commande (figure suivante). Pour un nombre à 8 bits, la complexité de la réalisation
avec les portes ordinaires serait énorme: possiblement 64 NAND à 2 entrées à chaque
intersection, 8 NAND à 8 entrées sur les sorties et 8 portes AND et 3 inverseurs pour
le décodeur d’adresses pour un total de 454 transistors. Avec des portes de
transmission, on peut le faire pour un total de 214 transistors.

« Principe du Barrel Shifter »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 94

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ La réalisation du « Barrel Shifter » avec les portes de transmission est alors tel que
décrit sur la figure suivante.

« Réalisation du Barrel Shifter avec des portes de transmission »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 95

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
Porte OU-EXCLUSIF XOR à porte de transmission
◼ On observant la table de vérité de la porte XOR
on voit que

quand A = '0' F = B (2.106)

et quand A = '1' F = B (2.107)

« (a) Symbole et (b) table de vérité

de la porte XOR »
◼ Pour réaliser la porte, on n’a donc qu’à commuter l’entrée B à la sortie F avec
inversion au besoin, tel qu’indiqué sur figure suivante. Cette réalisation ne nécessite
que 6 transistors.

« Réalisation de la porte XOR

avec les portes de transmission »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 96

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Quand A = ‘0’, la porte relie B à F.
◼ Les transistors M3 et M4 sont ouverts parce qu’on a le même signal B sur les grilles et
les sources (i.e. VGS3 = VSG4 = 0) (figure (a)). La source d’un NMOS est l’extrémité du
canal où la tension est la plus basse, tandis que c’est l’inverse pour le PMOS.
◼ Quand A = ‘1’, la porte de transmission ne conduit pas.
◼ Les transistors M3 et M4 agissent alors en inverseur de sorte que F devient l’inverse de
B, tel qu’indiqué sur la figure (b).

« Etats des transistors M3 et M4 quand (a) A = ‘0’ et (b) A = ‘1’ »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 97
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
Porte OU-EXCLUSIF inversée X-NOR à portes de transmission
◼ La porte ou exclusif inversée X-NOR peut aussi se réaliser de la même manière. La
seule différence vient de l’inverseur Inv1 qui est maintenant en haut tel qu’indiqué sur
la figure suivante.

« Réalisation de la porte X-NOR avec les portes de transmission »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 98

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
Avantage
◼ La simplicité est le seul avantage de cette réalisation. Elle nécessite seulement six
transistors comparées aux autres réalisations où il en fallait en moins dix.

Inconvénients
◼ L’inconvénient principal se situe au niveau de la lenteur d’opération. Sauf pour
l’inverseur Inv1.
◼ L’énergie de sortie vient des signaux d’entrée A et B. Il peut devenir nécessaire
d’ajouter un inverseur en logique complémentée à la sortie pour amplifier et régénérer
les signaux.

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 99

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
Additionneur à portes de transmission
◼ En comparant la table de vérité suivante de l’additionneur binaire à celle de la porte
Additionneur 2 bits XOR
XOR, on voit que
A  B = 1 quand S = C C B A COUT S A☺B

A  B = 0 quand S = C 0 0 0 0 0 0 0

◼ Aussi, 1 0 0 1 0 1 1

A  B = 1 quand COUT = C
2 0 1 0 0 1 1
3 0 1 1 1 0 0
A  B = 0 quand COUT = B 4 1 0 0 0 1 0
5 1 0 1 1 0 1
6 1 1 0 1 0 1
7 1 1 1 1 1 0
◼ Il est donc possible de faire l’additionneur avec quatre portes de transmission tel que
représenté sur la figure suivante.

« Additionneur à
portes de
transmission »
CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 100
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ La réalisation détaillée de l’additionneur à portes de transmission est alors la suivante.
◼ Elle nécessite en tout 26 transistors.

« Schéma détaillé de l’additionneur à portes de transmission »

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 101
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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
Résumé
◼ Les circuit CMOS ne consomment pas d’énergie statique. Ils ne consomment de
l’énergie que lors des transitions entre deux niveaux logiques. Cette consommation est
maximale au point d’inversion.
◼ L’inverseur est le circuit combinatoire le plus simple à étudier. Les autres circuits
logiques sont généralement ramenés à l’inverseurs pour pouvoir appliquer la formule
du point d’inversion.
◼ Les transistors doivent être dimensionnés de sorte que le rapport des facteurs de forme
βOptimal permette de maximiser les marges de bruit.
◼ Les portes logiques NAND sont plus réduites en surface que les portes logiques NOR
et ce pour un même nombre d’entrées et les mêmes marges de bruit.
◼ Dans les circuits logiques complémentés, les transistors sont dédoublés (NMOS et
PMOS) et les PMOS sont souvent plus volumineux que les NMOS. Ces circuits sont
relativement complexes et contraignants de point de vue surface et capacités parasites.

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 102

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1. Circuits logiques combinatoires

1.4. Implémentation des circuits logiques combinatoires
◼ Les circuits Pseudo-NMOS peuvent être utilisés pour réduire le nombre des transistors.
Ceci dit, le transistor PMOS monté en pull up est souvent très volumineux et les délais
de transmission augmentent en conséquence. De plus, ces circuit consomment de
l’énergie statique.
◼ Les circuits logiques commutés sont équivalents en complexité à ceux de la logique
complémentée. Mais ils sont plus rapides à cause de la contre réaction positive.
◼ Les circuits dynamiques se basent sur le principe de charge et décharge des capacités
parasites. Ces circuits sont simples, rapides et peu encombrants. Leur seul
inconvénient est la présence d’une horloge qui ne peut jamais être arrêtée ce qui
complique le dépannage des circuits.
◼ Le principal avantage de la logique à porte de transmission est la simplicité des
circuits. Ce type de circuits permet de réaliser des fonctions relativement complexes
avec un nombre réduit de transistors, tels que l’addition binaire et le décalage des bits
dans un mot binaire.

CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 103