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Compte Rendu

Le document présente un compte rendu d'un TP sur la réalisation de circuits en VHDL, notamment un Full-Adder et un additionneur de 4 bits, en utilisant l'environnement de développement Quartus. Il détaille les étapes de codage, de simulation fonctionnelle et temporelle, mettant en évidence l'importance des délais de propagation dans la conception de circuits synchrones. La conclusion souligne que le retard maximal observé influence la fréquence d'horloge maximale pour un fonctionnement fiable des circuits.

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Le document présente un compte rendu d'un TP sur la réalisation de circuits en VHDL, notamment un Full-Adder et un additionneur de 4 bits, en utilisant l'environnement de développement Quartus. Il détaille les étapes de codage, de simulation fonctionnelle et temporelle, mettant en évidence l'importance des délais de propagation dans la conception de circuits synchrones. La conclusion souligne que le retard maximal observé influence la fréquence d'horloge maximale pour un fonctionnement fiable des circuits.

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UNIVERSITE SULTAN MOULAY SLIMANE

Faculté des Sciences et Technique de béni Mellal


Département Génie Electrique

TP1: Réalisation DE cc &cs

Compte rendu

Présenté par :
BNE-MOUINA Achraf

2024/2025
1. Objesctifs du TP
Les objectifs de cd TP sont :
 Maitrise l’environnement de développement Quartus
 Codage VHDL et simulation des circuit Full-Adder er Additionneur de 4 bits
 Codage VHDL et simulation de circuit du modulo 16

2. Maitriser l’environnement de développement Quartus


Etape 1-2-3-4-5 : Ouvrir un projet et saisir le code

Etape 6 : compiler avec succès

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Etape 7-8 : créer un VWF et une simulation fonctionnelle

Le tableau de vérité d’un Full-Adder est vérifié

Etape 9 : créer une simulation temporelle

Lors de la simulation temporelle du Full-Adder dans le logiciel Quartus, des


pics transitoires ont été observés sur certaines sorties. Ces pics n’apparaissent pas
dans la simulation fonctionnelle. Cette différence s’explique par le fait que la
simulation temporelle prend en compte les délais de propagation réels des portes
logiques, ce qui peut entraîner des instabilités momentanées lors des transitions
d’entrée. À l’inverse, la simulation fonctionnelle se base uniquement sur le
comportement logique sans considérer les retards, d’où l’absence de ces
phénomènes. Cela souligne l’importance de la simulation temporelle pour
anticiper le comportement réel du circuit sur le matériel.

2|Page
Etape 10 : le schéma de circuit (RTL)

3|Page
3. Travail à faire
3.1. Additinneur de 4-bits
 Le code VHDL de l’additionneur 4-bits :

4|Page
 Créer un VWF

 La simulation fonctionnelle

 La simulation temporelle

Lors de la simulation temporelle, le retard de propagation maximal observé


sur les sorties du somateur complet est d’environ 9 nanosecondes. Ce temps
correspond au délai nécessaire entre un changement sur les entrées et la
stabilisation de la sortie correspondante.
Conclusion :
Ce retard est une donnée importante à prendre en compte dans la conception de
circuits synchrones, car il conditionne la fréquence maximale de fonctionnement
du système. Dans notre cas, un retard maximal de 9 ns implique qu’il ne faut pas

5|Page
dépasser une fréquence d’horloge de l’ordre de 111 MHz (1 / 9 ns) pour garantir
un fonctionnement fiable du circuit sans erreurs de synchronisation.

 le schéma de circuit (RTL)

3.2. Bascule JKH


 Code VHDL

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 Simulation fonctionnelle

l’effet de preset est bien apparue et le tableau de vérité est vérifié

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 Simulation temporelle

retard maximal de (700-707) ns implique qu’il ne faut pas dépasser une


fréquence d’horloge de l’ordre de 1 / (7 ns) pour garantir un fonctionnement
fiable du circuit sans erreurs de synchronisation

 le schéma de circuit (RTL)

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