LES PLD DE TYPE : PROM, PAL, GAL : 4 1) INTRODUCT Le manque de place et l’obligation d’ abaisser les cofits des grandes séries ont vite conduit au besoin de réunir les fonctions de plusieurs circuits logiques standards dans un seul boitier. Test d’abord nécessaire de parler de la structure interne des circuits logiques programmables.( En anglais : Programmable Logic Device = PLD ) Un circuit logique programmable contient un trés grand nombre de portes pouvant étre chainées, Ils sont constituées d'une matrice d’entrée ET et, d’une matrice de sortie OU. é Réseau Réseau Ent ntrée a au Sortie Une représentation simpli programmables. jée est nécessaire pour la représentation des circuits logiques Fig 1 : représentation buat simplifige de la matrice des entrées = >> + a b + _/, Ly’ = spl Fig 2: représentation a z simplifiée de la matrice a _ des sorties xty ctw xty ztw Lorsque les circuits ne sont pas programmeés, il existe a tous les croisements un fusible. Au cours de a programmation, les fusibles non utilisés sont détruits afin de réaliser la matrice requise. Exercice : Sur la représentation simplifie figl, placez en sortie la variable ¢ =a ®b Complétez la matrice afin d’obtenir la foncti les fusibles conservés aprés programmation.. Sur la représentation simplifice fig2, Complétez la matrice afin d’obtenir les fonctions x+y et w+ zen dessinant par un rond noir les fusibles conservés aprés programmation n ¢=a@®b en dessinant par un rond noir Cours PAL STS.docLES PLD DE TYPE : PROM, PAL, GAL : 24 2)P.R.O.M.(Programmable Read Only Memory} Les premiers circuits programmables faits sur mesure étaient les ROM; elles fournis mot de données défini pour chaque adresse installée. Ils sont constitués d'une matrice d’entrée matériellement cablée, réalisant toute les combinaisons des entrées et, d'une matrice de sortie qui peut étre définie par l'utilisateur . Des fusibles existent & toutes les intersections, lors de la programmation du circ seront soit détruits, soit conservés, afin d’assurer le bon état logique en sortie. ‘nt en sortie un t ces fusibles _ Réseau |__, ee Réseau Cable programmable Sortie ‘ou EX PROM 3 entrée 4 sorties. Les ronds noirs représentent des connexions. Les croix représentent des fusibles. ttt dy t tT I | tt I | | I | I J {| |= | | I I | | { Uf |= | | = | | Tt Tt = OY Teas Sor sh oases ne cove pan ond nl pou ker a aS TeS mots suivants : AZ Al AO Mot de Sortie 0 0 0 34 0 0 1 $2, 0 1 0 $0, 0 1 1 SA 1 0 0 SD. 1 0 1 SE 1 1 0 SF 1 1 1 SF Cours PAL STS.docLES PLD DE TYPE : PROM, PAL, GAL : 3/14 3)P.A.L. (Programmable Logic Array, Réseau logique programmable Les PAL sont des circuits logiques programmables une seule fois 3.1) Les PAL Combinatoire (Lou H Is sont constitués d'une matrice d’entrée programmable et, d'une matrice de sortie matériellement cablée. Des fusibles existent & toutes les intersections de la matrice d’entrée, lors de la programmation du circuit ces fusibles seront soit détruits soit conservés. —— Rése = |___, Réseau Entrée programmable Er ou Cable ome Réseau de “ET” 03 Op Oy 09 (programmable) Exercice, _ Complétez la figure ci dessus pour réaliser les fonctions O1 et O2, faites apparaitre les fusibles & conserver par un rond noir. 0, =abe.tabc+abe 0, =abetabc+abe+abe Cours PAL STS.docLES PLD DE TYPE : PROM, PAL, GAL : ang En général, dans les cin ide relier une sortie & une entrée avec un fil externe. ( E3 evit i PALIOL8 ) S PAL Te signal de sortie est réinjecté sur la matrice programmable de ET On comptabilise comme une entrée, un signal et son complément connectés a la matrice d’entrée. On comptabilise comme une sortie, tout signal physiquement accessible en sortie du boitier. Une entrée Output Enable permet la mise en haute impédance de la sortie ry ~ Fy a 8 eee CB 7 : @5) OE 7 = : a - OE 7 : # @ @n bad OE : oO : c ; om OE : a i a z @ OE 7 so a : Ose OE = 3 2 3 @ Cy OE 7 = a 7 © ° (6.9, 11, 13, 18, 17, 19.21) vor VO. °, Exercice Sur le schéma ci lessus, comptabilisez le nombre d’entrées et de sorties. Cours PAL STS.docLES PLD DE TYPE : PROM, PAL, GAL : sri 3.2.) PAL Séquentiel 3.2.1 )Principe des PAL séquentiel Réseau 5 . 2 Réseau Logique Entrée programmable meen Séquenticile | Sortie I La sortie du réseau OU aboutit sur I’entrée d'une bascule D. La sortie Q de la bascule est réinjectée sur la matrice programmable d’entréc. La sortie Q est bufférisée. Toutes les horloges des bascules sont communes et commandées par l’entrée CLOCK. De méme la validation des buffers de sor fait avec une entrée commune OE (Output Enable “validation des sorties"). (Ex : PALIORS ) 3.2.2) PAL a Registre (R) ee ee ee 3.2.3) PAL ares 3.2.4) PAL polyvalent (Versatile! La sortie du réseau OU aboutit sur entrée d’ une macro cellule qui permet de configurer les sorties. La macro cellule est composée d’une bascule flip flop pré- positionnable associée 4 deux ‘multiplexeur programmables. Il y a quatre types de configuration possible en sortie. Les signaux annexes de commande sont généré griice & des fusibles internes. (Ex : PAL20V8 ) Cours PAL STS.docLES PLD DE TYPE : PROM, PAL, GAL : Cre Cours PAL STS.docLES PLD DE TYPE : PROM, PAL, GAL : m4 PhO PAL — CCE pourvenione cmos) ———————I Norra Codes Srcurede vote | omtea de sorias Consommation Viowse Bote, game, Tare) dee) ‘Since cee L Contino ative bas Hy Corina sci haut R ogi mA Rogie seyrceone x agate ot OV exci v Verte En fonction des constructeurs la vitesse et la consommation sont parfois placées dans ordre inverse. La consommation est repérée Espace: _pleine puissance ‘180-240 mA. H,Lou-2: demi-puissance 90-105 mA. Qou-4 quart de puissance 48-85 mA. ZL: puissance zéro <0.1 mA en standby. La vitesse est soit directement indiquée par un nombre en ns soit repérée par des lettres. La vitesse représente le temps de propagation. Espace: 38s. A 25ns. B: 15ns, D: 10ns. Exercice 1) Donnez les caractéristiques d’un PAL 16 L8 A ~2 et, PAL 22 X 10-30 L. 2) Dans un appareil fonctionnant sur batterie quel PAL utilisez-vous ? PAL 168 A -2, PAL 16L 8-25 L, PAL16L8ZA,PAL16L8_D. Cours PAL STS.docLES PLD DE TYPE : PROM, PAL, GAL : snd jue de matrice universelle) Ce sont des PAL effagable électriquement, ce qui permet de les reprogrammer, done de corriger les connexions internes en cas d’erreur ou de modification. Is utilisent la technique des EEPROM (EEPLD pour Electrically Erasable Programmable Logic Device) Inventés par Lattice Logic, ces GAL offrent une grande souplesse d’ utilisation. Ce sont des circuits CMOS, mais de temps d’ace’s rapide (12ns), ce qui les rends compatibles avec les PAL bipolaires qu’ils peuvent remplacer. La structure de sortie des GAL est polyvalente (Versatile). Elle est généralement plus sophistiquée et appelée macro cellule OLMC (Output Logic Macro Cell). Cette OLMC peut prendre plusieurs formes et notamment remplacer tous les modéles de PAL. (Ex: GALI6V8 ) Les OLMC sont configurées par des bits internes SYN, ACO, ACI1 a ACI8, XORI a XOR8 On obtient deux modes de base * Le mode combinatoire A buffer de sortie toujours valide SYN, ACO, ACI(n) = 100 Abuffer de sortie commandable SYN, ACO, ACI(n) = III dédié a l'entrée SYN, ACO, ACI(n) = 101 dans un produit & registres SYN, ACO, ACI(n) = 011 * Le mode registre SYN, ACO, ACI(n) = 010 Cours PAL STS.docSemiconductor Corporation General Description ‘The NSC E°CMOS™ GAL device combines a high performance CMOS process with electrically erasable floating gate technology. This programmable memory technology applied to array logic provides designers with reconfigurable logic and bipolar performance at significantly reduced power levels ‘The 20-pin GALI6VS features 8 programmable Output Logic Macrocells (OLMCS) allowing each output to be configured by the user. Additionally, the GALI6VS is capable of emulaling, in a functional / fuse map/ parametric compatible device, all ‘common 20,pin PAL device architectures. Programming is accomplished using readily availabe hhardware and software tools. NSC guarantees a minimum 100 erase/write cycles. Unique test circuitry and reprogrammable cells allow complete AC, DC, cell and functionality testing during. manufacture, Therefore, NSC guarantees 100% field programmability and functionality of the GAL devices. In addition. electronic signature is available to provide positive device ID. A security circuit is built-in, providing proprietary designs with copy protection, Functional Block Diagram LES PLD DE TYPE : PROM, PAL, GAL : wns ‘September 1987 | Features > Electrically erasable cell technology Reconfigurable Logic - Reprogrammable cells = Guaranteed 100% yields > High performance E2CMOS technology ~ Low power: 45 mA/90 mA max active 35 mA/70 mA max standby Eight output logic macrocells| = Maximum flexibility for complex logic designs, - Also emulates 20-pin PAL devices with full + function/fuse map/parametric compatibility > Preload and power-on reset of all registers = 100% functional testability > Higth speed programming algorithm > Sccurity cell prevents copying logic ohs | input + Output Enable cK ‘Clock Input Powor (+5V) Bo-Bs_| Bidirectional Ground Fo-Fr_| Output GAL 168 Emulating PAL Devices we Yee s fy Papas} as} fe fe pa © eto pip] te | paps y late fults | tio wae pte ts a spies fa ain % aft a 4 | te nu] 4 fe | he te Le oa: 4 ff als iaapine oro ron | 206 cen sore ee rn rouse Cours PAL STS.docLES PLD DE TYPE : PROM, PAL, GAL : toni Output Logic Macrocell (OLMC ) capability or will have purely combinational outputs. It also replaces the ACO bitin the two outermost ‘The following discussion pertains to configuring the output macrocells, OLMC (12) and OLMC (19). When first logic macrocell. It should be noted that actual implemention is accomplished by development to choose software/hardware and is completely transparent to the setting up the device architecture, ths isthe first bit user. Architecture control bit ACO and the eight ACI (n) bits direct the outputs to be wired always on, always ‘The outputs of the AND array are fed into an OLMC. ‘where each output can be individually set to active high or active low, with either combinational (asynchronous ) or registered ( synchronous ) configurations. A common ‘output enable can be connected to all outputs, or separate inputs or product terms can be used to provide individual ‘output enable controls. The output logic macrocell provides the designer with maximal output flexibility in ‘maching signal requirements, thus providing more functions than possible with existing 2O.pin PAL devices. ‘The various configurations of the output logie macrocell are controlled by programming certain cells ( SYN, ACO, ACI (n) and the XOR(n) polarity bits) within the 82- architecture control word, The SYN bit determines ‘whether or not a device will have registered output GAL 16V8 OUTPUT LOGIC MACROCELL (a) o1 AMeo|e0 off (as an input ) have common OE control Pin 11), oF to be TRISTATE controlled separately from 4 product term. The architecture control bits also determine the source of the array feedback term through the FMUX, and select either combinational or registered outputs. ‘The five valid macrocell configurations are shown in ceach of the macrocell equivalent diagrams. In all ccases, the eight XOR(n) bits individually determine each output’s polarity. The truth table associated with cach diagram shows the bit values of the SYN, ACO. ‘and ACI(n) that set the macrocell to the configuration shown. [aco Fi facia) T M U x 1 DO J M From u And 4 VO) Array | = z 1 XOR@) a, | F ‘ E, ool! Moan \ e104 t 1 ! T | From ] Yt | adjacent stage = ‘output(m) bos | i g boo Le Li cK oc Cours PAL STS.docLES PLD DE TYPE : PROM, PAL, GAL : una Dedicated Input Mode cs omc So SWNT ACE [ACIy| — Funston + xe TPO ft | apse 1 i ii. es 1 Tots cheered, Pa 1 11a ia pas ' \ YOO) The caput dnted | ' No tetack Be 158 16 ‘ | — \ i Tan eee ie Le O [Atv Lo Pr eae ck “oe dees tage os) Dedicated Combinational Output (ee Sa [aa -4----S8 3 a Cn rnc xe Comtanatont i veer eters, ite Tee Teta cnc ode, Pas 1 11 at dapat And 1 Om Ay “ ‘ney pts ae sn an ava are ; ' NotedbckforPor 138 16 OR | Cur Pola Oo [Rave Lew 1D aes ie ‘Combinational Output x OLMcan) +- SVC AOD ACTA) | —Faneion Tyr i Tl Out Combinational (oe 1618, 1688 Inte architecture mode, Pins 1 & 11 are data inputs. ‘A outputs are combinational No feedback for Pine 12.8 19 KORG) | Cuipat Polaity [Active Low 1] “Aasive Figh adjacent stage ‘otpat(n) Cours PAL STS.docLES PLD DE TYPE : PROM, PAL, GAL : 1d Registered Active High or Low Output SYN [ACO ACT Fancion oy 1p ‘Output Registered (oe 1682) vom) Tats archtecnre mode, Pi 1 =Ck Pa 11=0E Feedback forall macrocel'sOp-Sope ORG) | Outpt Polar | Active Lowe ‘Combinational Output in a Registered Device cK (To Registered OLMC) oc (To Registered OLMC) i i adjacent stage output) r > ; To 1 1 1 [Aetive High SUNT ACO ACI) [Funston Combinational Outpt in a Registered Device Inthe aetitecnne mode, Pin 1 =Ck Pan 1=<0E ‘This macrocel ie combinational bat east oneof the others i repitered out ORG) | Coppi Pola Re+— u ck oc adjacent stage output) Cours PAL STS.doc 0 | Aative Looe 1 [ete HighLES PLD DE TYPE : PROM, PAL, GAL : 13/4 ROW ADDRESS MAP DESCRIPTION ARCHITECTURE CONTROL WORD Figure 1 shows a block diagram of the row address map. All of the various configurations of the GALI6VS devi ‘There are a total of 36 unique row addresses available to the controlled by programming cells vhithin the 82 bit architecture user when programming the GALI6V8 devices. Row control word that resides at row 60. ‘The location of specitie bits ‘addresses 0-31 each contain 64 bits of input term data. This. whithin the architecture control word is shown in the control word is the user array where the custom logie pattern is diagram in figure 2. The function of the SYN, ACO and ACI (n) programmed. Row 32 isthe electronic signature word. Ithas bits have been explained in the output logic macrocell description. 464 bits available for any user-defined purpose. Rows 33-59 The eight polarity bits determine each output's polarity individually are reserved by the manufacturer and are not available to ‘The numbers below the XOR(n)and ACI(n) bits inthe architecture users, control word diagram show the output device pin numbers that the Row 60 contains the architecture and output polarity polarity bits control. information. The 82 bits within this word are programmed to configure the device for a specific application, Row 61 SECURITY CELL contains a one bit security cell that when programmed Row address 61 contains the security cell (one bit ). The security prevents further programming or verification of the array. _cell is provided on all GAL 16V8 devices as a deterrent to Row 63 is the row that is addressed to perform a bulk erase unauthorized copying of the array configuration patterns. Once Of the device, resetting it back (0 a virgin state. Each of these programmed, the circuitry enabling array access is disabled, functions is described in the following sections, preventing further programming or verification of the array (rows O- 51), The cell enn be erased only in conjunction with the array dung a bulk erase eye, so the orginal configuration ean never be examined once tis cells programmed, Signature datas always a available othe user 1 om BULK ERASE MODE, By addressing row 63 during a programming cycle, a clear function performs a bulk erase ofthe ary and ihe architecture word, In Addition, te electronic signature word and the security cell are frase, This mode resets a previously configured device back tothe sirgin state, Bulk erase is automaticaly performed bythe programming hardware, No special erase operation is required xo anus aur OUTPUT REGISTER PRELOAD Ki ‘When testing state machine designs, all possible states and state nition) [ener seam transition must be verified in the design, not just those required! in the normal machine operations. This is because in system operation, a certain events occur that may throw the logic into an illegal state ( nestaveo sn0ecSS SPs power.up, line vollage glitches, brown-outs, etc.). To test a design, a for proper treatment of these conditions, a way must be provided 10 break the feedback paths, and force any desired (i, illegal ) state io the registers. Then the machine ean be sequenced and the Outputs tested for correct next state conditions. a The GAL 16V8 device includes circuitry that allows each registered : Huunae4 output to be synchronously set cither high or low. Thus, any present Cee ae a emea areal nee Blagram state condition can be forced for test sequencing. Figure 3 shows the pin functions necessary to preload the registers. The register «9 o ELECTRONIC SIGNATURE WORD Pceeneere pete cera araaes See ee nme el cere ee an eaese ose carey ie wea aes ee Palin Vee wile co hasan in (Sey) bub and see ee am tesedal ut ount Seon afer Dam henson sed to ee tea sees ee sh at Bicep mre anp eae noumence Gas ate eine cre ear ne er eat per oe Seistnecr astern Sener eras os cee ermtnee nee’ or 32 ts aans fran] 28S. «ans: [mae tt | I so se oo FIGURE 2. GAL16V8 Architecture Control Word Dlages Cours PAL STS.docLES PLD DE TYPE : PROM, PAL, GAL : 1nd Froguet Une Taput Line Numbers First Cell Numbers Bs me 2a an ay way wey mln) wie) ay 8p cx a OLNC 19 x0R 2048 2 act 2120 2128 2 + + FI 2135 fe 2 ouweia oom xoR 2049 “ act 2021 (2136 3 PTO aa3, a t oie 17 « xOR 2050 " act 2122 284 ‘ Posy a OLNC 16 es XOR 2051 6 act 2123, (2152 Ss PID 199. & OLMC 15 ie xoR 2052 ‘ne i act 2124 2160 6 PTO 167 Pt OLWC 14 8 OR 2053 ™ Act 2125 (2168 7 PTO 175 S BI ONC 13 ‘ oR 2056 i Act 2126 at Po leré2175 8 wets fe ONC 12 @ Ht OR 2058 a act 2127 2184 ° PoGier CE svn 2192 2056 emia see cxzerRowe sionaTune (2098 Cours PAL STS.doc