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Architecture Des Ordinateurs - IF4 TD 2: Synthèse VHDL: Exercice 1)

Le document présente une série d'exercices sur la synthèse VHDL, demandant la création de fichiers VHDL pour divers composants numériques. Les exercices incluent la conception d'un additionneur, d'un MUX, d'un compteur, et de registres, tous en utilisant des descriptions structurelles. Chaque exercice nécessite l'écriture d'une bibliothèque, d'une entité et d'une architecture appropriées.

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Architecture des ordinateurs – IF4

TD 2 : Synthèse VHDL

Exercice 1)
Ecrire l’ensemble d’un fichier VHDL (Library, Entity, Architecture) qui décrit un additionneur ADD à 2
entrées de 1 bits A et B signées et une sortie S de 1 bits en utilisant une description
1) par flot de donnée
2) comportementale
3) Structurelle

Exercice 2)
Ecrire l’ensemble d’un fichier VHDL (Library, Entity, Architecture) qui décrit un additionneur ADD 4 en
utilisant une description Structurelle.

Exercice 3)
Ecrire l’ensemble d’un fichier VHDL (Library, Entity, Architecture) qui décrit un MUX 4 vers 1 en
utilisant une description Structurelle

1
Exercice 4)
Ecrire l’ensemble d’un fichier VHDL (Library, Entity, Architecture) qui décrit un compteur modulo 6 en
utilisant une description Structurelle

2
Exercice 5)
Ecrire l’ensemble d’un fichier VHDL (Library, Entity, Architecture) qui décrit un Registre à 4 bits en
utilisant une description Structurelle

Exercice 6)
Ecrire l’ensemble d’un fichier VHDL (Library, Entity, Architecture) qui décrit un Registre à décalage en
utilisant une description Structurelle.

3
Exercice 7)
Ecrire l’ensemble d’un fichier VHDL (Library, Entity, Architecture) qui décrit un UAL en utilisant une
description Structurelle

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