III.

Chapitre III
SYSTEMES A BASE DU MICROPROCESSEUR

3.1. MODELE DE VON NEUMANN

La mise en œuvre des systèmes à base des microprocesseurs

s’appuie sur deux modes de réalisation distincts, le matériel et le logiciel. Le
matériel (hardware) correspond à l’aspect concret du système (configuration
physique, architecture interne, topologie des unités, …). Le logiciel (software)
correspond à un ensemble d’instructions, appelé programme, qui sont
contenues dans les différentes mémoires du système et qui définissent les
actions effectuées par le matériel.

Le fonctionnement d’un système à µP fait appel à 2 fonctions

essentielles :
- le stockage de données ;
- le traitement de données.

CLOCK

BUS D’ADRESSES
Bus de contrôle.

MPU PERIPHERIQUE
RAM ROM
E/S

BUS DE DONNEES

Pour traiter une donnée, un µP seul ne suffit pas, il faut l’insérer

au sein d’un système minimum de traitement programmé de données. John
Von Neumann est à l’origine d’un modèle de machine universelle de traitement
programmé de l’information (1946). Cette architecture sert de référence à la
plupart des systèmes à base de µP actuel (calculateur, ordinateur,
Miniordinateur, microordinateur, etc.). Elle procure une grande souplesse
d’utilisation, elle est aussi caractérisée par son grand défaut qui est le goulot
d’étranglement que constitue la communication avec la mémoire.

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 III. 2
L’architecture Von Neumann est caractérisée par le fait que les données et le
programme se trouvent dans la mémoire dite centrale. Le système est
constitué de 3 blocs fonctionnels principaux :
- une unité de commande et de traitement qui est l’automate sous-jacent à
la machine incluant quelque fois une horloge externe ;
- Une mémoire centrale ;
- des unités d’entrée/sortie pour la communication homme machine.

L’architecture d’un système à base de µP représente l’organisation de ses

différents blocs et leurs interconnexions.
Les différents organes du système sont reliés par des voies de communication
appelées : bus. Chaque bus a une fonction particulière.
- Le bus de données fixe la longueur du mot échangé avec la mémoire ;
- Le bus d’adressage détermine la capacité maximale d’adressage du
système (nombre maximum de mots de la mémoire associée). Dans un
certain cas, ces 2 bus sont multiplexés sur un seul bus. Une logique
externe doit alors effectuer le démultiplexage.
- Un certain nombre de signaux pour la gestion des échanges avec la
mémoire et les organes d’entrée-sortie sont rassemblés dans un bus de
commande.

3.2. UNITE CENTRALE (MPU)

L’unité centrale est le cerveau. Il s’agit essentiellement d’un

automate exécutant les différentes séquences propres à chaque instruction.
Cet automate peut être réalisé de plusieurs façons :

 de façon câblée, par des éléments classiques de la logique séquentielle

(portes, bascules, …) ;

 de façon microprogrammée, des réseaux combinatoires non simplifiés ou

PROMs (modèle de Wilkes) --> cas de microprocesseur.

Dans ces deux cas, le jeu d’instructions est fixe. Si l’utilisateur a accès au
contenu des PROMs, le système est microprogrammable.

Horloge
Bus d’adresses
Reset

Power µP Bus de données

M
Autres Signaux
Bus de commande

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 III. 3
Elle est peut être constitué par un ou plusieurs microprocesseurs
qui est chargé d’interpréter et d’exécuter les instructions d’un programme, de
lire ou de sauvegarder les résultats dans la mémoire et de communiquer avec
les unités d’échange. Toutes les activités du µP sont cadencées par une
horloge.

L’horloge est constituée par un oscillateur à quartz dont les circuits

peuvent être internes ou externes au µP.

Un µP se présente sous la forme d’un circuit intégré muni d’un nombre

généralement important de broches.
Exemples :
- µP, DIP 40 broches (Dual In line Package) : Intel 8085, 8086, Zilog Z80, …
- µP, DIP à 64 broches : Motorola 68000
- µP, PGA (Pin Grid Array) à 196 broches : Intel 80386
- µP, QIL

L’unité centrale est constitué d’une unité de commande (UC) qui charge les
instructions et les décode, et d’une unité de traitement (UT).

Documentation fournie par le constructeur

Elle comprend généralement les informations suivantes :

1 un diagramme de brochage et utilisation de chaque broche du µP ;
2 un diagramme fonctionnel, c’est le schéma de la structure interne du µP.
il décrit tous les éléments fonctionnels internes du µP ;
3 une description des registres nécessaires à la programmation ;
4 un ensemble d’instructions et leurs modes d’adressage ;
5 des indications précises sur la manière dont le µP peut être utilisé dans le
cas d’un système minimum.

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3.3. MEMOIRES

3.3.1. Caractéristiques

Dans un système à base de µP, Le contenu de la mémoire (MC)

est composé de 2 types d’information indispensables pour la programmation :
- Un ou plusieurs programmes comprenant une suite d’instructions à
exécuter ;
- des données devant être traitées par le programme.

Elles sont caractérisées par les éléments ci-après :


 La capacité : c’est le nombre total de bits que contient la mémoire. Elle
s’exprime aussi souvent en bites ou en octet.
 Le format des données : c’est le nombre de bits que l’on peut mémoriser
par case mémoire. On dit aussi que c’est la largeur du mot binaire
mémorisable.
 Le temps d’accès : c’est le temps qui s’écoule entre l’instant où on a
lancé une opération de lecture/écriture en mémoire et l’instant où la
première donnée est disponible sur le tampon entrée/sortie.
 Le temps de cycle : il représente l’intervalle minimum qui sépare deux
demandes successives de lecture ou d’écriture.
 Le débit : c’est le nombre maximal de données lues ou écrites par
seconde.
 Volatilité : elle caractérise la performance des données dans la mémoire.
L’info stockée est volatile si elle risque d’être altérée par un défaut
d’alimentation électrique et non volatile dans le cas contraire.

3.3.2. Hiérarchie de mémoires

+
Vitesse
BASCULES

1 – 2 ns REGIISTRES 32 – 512 O
MEMOIRE CACHE
60 – 250 ns 64 KO – 1 MO
MEMOIRE CENTRALE

MEMOIRE SECONDAIRE
5 – 20 ms 100 MO – 1 TO
MEMOIRE TERTIAIRE
100 – 500 ms MEMOIRE DE MASSE 600 MO – 10 GO
++

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Plus on s’éloigne du µP et plus la capacité et le temps d’accès des

mémoires augmentent. On utilise donc des mémoires de petite capacité mais
très rapide pour stocker des données dont le µP se sert le plus et on utilise des
mémoires de capacité importante mais beaucoup plus lente pour stocker les
infos dont le µP se sert le moins.

 Bascules : mémoires élémentaires très rapides et à très faible capacité.

 Registres : sont des éléments de mémoire les plus rapides situés au
niveau du µP et servent à la mémorisation des opérandes et des résultats
intermédiaires.
 Mémoire cache : est une mémoire intermédiaire rapide de faible capacité
destinée à accélérer l’accès à la mémoire centrale en stockant les données
les plus utilisées.
 Mémoire centrale ou principale (ex : RAM, ROM).
 Mémoire secondaire (ex : Disque dur).
 Mémoire tertiaire (exemple : CD-ROM).
 La mémoire de masse ou mémoire hors ligne : mémoire périphérique de
grande capacité et moins rapide.

3.3.3. Utilisation & classification

Les mémoires sont utilisées à deux niveaux distincts :

a) Au niveau de l’unité centrale  mémoires internes

A l’origine, il s’agissait des mémoires à tores, à cause de leur fabrication

mécanique assez laborieuse, elles ont été progressivement remplacées
aujourd’hui par des mémoires à semi-conducteur qui se présentent sous forme
de circuits intégrés dont l’accès est très rapide (accès aléatoire) et elles sont
généralement de faible capacité. On les appelle également « mémoires
centrales (MC) ou mémoires principales (MP) ».

Elles contiennent des instructions du ou des programmes en cours d’exécution

et des données associées à ce programme. Physiquement elles se
décomposent souvent en deux grandes catégories :

 Les mémoires vives (Random Acess Memories : RAM) ou mémoires

volatiles

Généralement utilisées pour stocker les informations variables (données) dans

un système à µP. On peut y lire, y écrire à volonté. On rencontre dans cette
famille des RAM statiques (SRAM) et des RAM dynamiques (DRAM).

 SRAM
Un bit mémoire d'une RAM statique est composé d'une bascule (Flip flop). Tant

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que le circuit est alimenté, l'information est sauvegardée. Chaque bascule
contient 6 transistors (c

point mémoire statique point mémoire dynamique

Les transistors T3 et T4 servent d'interrupteurs et sont passants lorsque ce point mémoire est
sélectionné. Lors d'une écriture, une tension appliquée sur X et son inverse provoque le
positionnement de Q et de . La lecture se fait à l'aide d'un amplificateur de lecture.

 DRAM
Une RAM dynamique stocke un bit d'information sous la forme d'une charge.
Elle utilise pour cela l'effet capacitif de certaines fonctions des semi-
conducteurs (capacité grille substrat d'un transistor MOS).

Le transistor T1 sert d'interrupteur et est passant lorsque ce point mémoire est sélectionné. Une
tension appliquée à T1 charge le condensateur ou le décharge. Le transistor T2 permet la lecture de
la tension du condensateur.

 Comparaison

Une Cellule mémoire d'une RAM dynamique occupe 4 fois moins de place
que celle d'une RAM statique.

1976 1978 1980 1983 1986 1990 1992

DRAM 4KB 16KB 64KB 256KB 1MB 4MB 16MB
SRAM 2KB 4KB 16KB 64KB 256KB 1MB 4MB

Cependant, la charge stockée dans le condensateur élémentaire fuit (résistance

de fuite) et au bout de quelques millisecondes, elle est presque entièrement
perdue.
Pour préserver cette information, il faut la rafraîchir toutes les 2 ms : cycle de
lecture écriture qui rétablit l'information.
Pour gagner du temps, on lit une colonne ou une rangée complète à la fois.
Ainsi, une RAM dynamique de 64 lignes x 64 colonnes (4K bits) ne nécessitera
que 64 opérations pour son rafraîchissement complet.

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 III. 7
Il faut réaliser une logique de rafraîchissement sur la carte, le rafraîchissement
retarde les accès à la mémoire (1 à 5%)

On s'oriente vers l'implantation de la logique de rafraîchissement sur la puce

elle-même. Un boîtier RAM dynamique incorporant son propre rafraîchissement
apparaît du coté utilisateur (CPU) comme une RAM statique

RAM dynamique : plus grande densité et moins coûteuse qu'une RAM statique
(plus rapide). Mais il faut un circuit supplémentaire de rafraîchissement.

 Les mémoires mortes (Read Only Memories : ROM), mémoires non

volatiles.
Elles permettent de stocker des informations invariables (instructions du
programme). Elles sont exclusivement réservées à la lecture et aucune donnée
ne peut y être écrite en en fonctionnement normal. On rencontre dans cette
famille : des ROM à masque perforée ; des ROM programmables électriquement
(PROM) ; des ROM programmables électriquement et effaçables optiquement
(EPROM) ; des ROM programmables et effaçables électriquement (EEPROM) ;
etc.

La mémoire ROM est composée d'une grille dont les lignes sont reliées aux
colonnes par des diodes ou des transistors. L'adresse sélectionne une ligne (le
nombre de lignes donne la capacité ou la taille de la mémoire). La donnée est
reçue sur les colonnes (le nombre de colonnes fixant la taille des mots
mémoire). Une mémoire de 1024 octets aura donc 1024 lignes et 8 colonnes
(capacité en bits de la mémoire : 1.024 x 8 = 8.192 bits).

Matrice d'une ROM

L'utilisateur fournit au constructeur un masque indiquant les intersections dans

la grille où l'on doit placer une diode ou un transistor. La mémoire ROM est
programmée par masque. En raison du coût élevé qu'entraîne la production

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 III. 8
du masque et le processus de fabrication, les ROM sont adaptées à la
production en grande série.

Inconvénients
- Écriture impossible ;
- Modification impossible (toute erreur est fatale) ;
- Délai de fabrication masque : 3 à 6 semaines ;
- Obligation de grandes quantités

Pour pallier les deux derniers inconvénients, on a cherché à réaliser des

mémoires ROM programmable par l'utilisateur. Ce sont les PROM :
Programmable ROM.

Les liaisons à diodes ou à transistors de la ROM sont remplacées par des

fusibles ou des diodes où la jonction peut être claquée. La programmation
d'une PROM, c'est-à-dire son chargement par les données ou le programme de
l'utilisateur, se fait par un programmateur de PROM.

Initialement, toutes les rangées et les colonnes sont connectées (0 en chaque

point mémoire). Durant le processus de programmation, le programmeur
génère des impulsions qui ont pour effet de claquer les fusibles ou les diodes
aux emplacements prescrits, générant ainsi des « 1 ».

Avantages des PROMs

- Densité, non volatile et vitesse élevée comme pour les ROM ;
- Claquage en quelques minutes ;
- Coût relativement faible ;
- Compatibilité du brochage avec les ROM.

Inconvénients
- Écriture impossible ;
- Modification impossible (toute erreur est fatale).

Pour faciliter la mise au point d'un programme ou tout simplement permettre

une erreur, il serait intéressant de reprogrammer une PROM. Pour cela, la
technique du claquage ne le permet pas et de plus génère des déchets dans le
silicium. Ce qui provoque un vieillissement prématuré de la mémoire.

b) Au niveau des périphériques  mémoires externes

Ces mémoires sont indispensables pour l’établissement des instructions d’un
programme à partir d’un périphérique. Ce sont généralement des mémoires à
forte capacité, relativement lentes et à accès séquentiel. Toutes ces mémoires
portent le nom général de mémoires de masse ou mémoires auxiliaires.

On distingue dans cette catégorie :

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- les mémoires à cartes perforées ;
- les mémoires à bandes perforées ;
- les mémoires à bandes magnétiques ;
- les mémoires à cartouches ;
- les mémoires à disques souples (disquettes 5 ¼, disquettes 3 ½);
- les mémoires à disques durs ;
- les mémoires à disques compacts ou optiques (CD-ROM, DVD-ROM,
Flash disques).

3.3.4. Organisation des mémoires à semi-conducteurs

Les mémoires se présentent sous forme des circuits intégrés et

peuvent peut –être assimilées à un ensemble des « N » registres ou cases
mémoires dans lesquels sont rangées les données en groupe (mot binaire)
ayant chacun « n » éléments binaires.
La capacité ou la taille de la mémoire est de N x n eb.
Chaque mot binaire ou case mémoire est affecté d’une adresse qui indique son
emplacement. On accède au contenu d’une case mémoire, un mot binaire
particulier parmi N par une adresse de p eb, tel que N = 2p.

Le nombre de lignes d’adresses dépend donc de la capacité de la mémoire : p

lignes d’adresses permettent d’adresser 2p cases mémoires. 8 bits d’adresses
permettent d’adresser 256 octets.

Dans le cas général, il existe plusieurs boîtiers mémoire sur la carte, tous
branchés sur le même bus données. Dans ce cas, il est nécessaire de construire
un signal qui permettra à un seul boîtier d'accéder au bus de données. Ce
signal est appelé CS (chip select) sélection de boîtier ou CE (chip enable)
validation de boîtier. Il faut créer autant de CS qu'il y a de boîtiers mémoires
(CS1, CS2, …).

Profondeur Adresse. contenus des cases mémoires

009H 14H
---- ---
003H 05H
002H A4H
001H 05H
000H 7EH

Largeur de la mémoire
Une mémoire de capacité 2p reçoit du bus adresses p fils. Pour utiliser toute la
surface de la puce, les cellules mémoire doivent être réparties en colonnes
(profondeur de la mémoire) et en lignes (largeur de la mémoire) sous forme de
matrice.

Remarque
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 III. 10
- Un plan mémoire est l'assemblage de plusieurs boîtiers pour former une
mémoire de plus grande capacité.

- L'assemblage horizontal (en largeur) permet de réaliser des mémoires de

mots plus grands, les boîtiers partagent le même bus adresses et de
contrôle.

- Tandis que l'assemblage vertical (en profondeur) augmente la capacité

(taille) mémoire du micro-ordinateur, les boîtiers partagent le même bus
données.

En E 1 E0 : entrées de données

Tampons d’entrée
Entrées d’adresses

D A1 Ap-1 R/W Cs Vcc

E Registre 0
C
O Registre 1 ---
D
A0 E Registre 2
A1 U
R C.I.
--- Mémoire
A ---
Ap-1 D N x n eb.
R
---
E ---
S
S Registre N-1 ----
E
En/Sn …… E2/S2 E1/S1 M

Tampons de sortie
CS : entrée de sélection du circuit
--- R/W : entrée de sélection de lecture/ écriture

Sn S1 S0 : sorties de données

Le contenu de chaque case mémoire (registre) est soumis soit à l’écriture, soit
à la lecture. L’opération d’écriture consiste à mettre un nouveau mot binaire
dans un registre.
- on place la donnée à écrire à l’entrée ;
- on fournit l’adresse du mot binaire à la sortie du décodeur d’adresses ;
- on donne l’ordre d’écriture (R/W=0 et Cs=1) et les tampons de sortie sont
déconnectés.

L’opération de lecture consiste à sortir le mot binaire en mémoire et à l’envoyer

là où il sera utilisé.
- on fournit l’adresse du mot binaire ;
- on donne l’ordre de lecture (R/W=1 et Cs=1) et les tampons d’entrée
sont déconnectés. Le mot sélectionné apparaît en sortie.

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 III. 11

3.4. INTERFACES ENTREES/SORTIES

Pour acquérir les données fournies par le monde extérieur afin de

les traiter et de restituer les résultats, chaque système à microprocesseurs est
équipé d’une ou plusieurs interfaces d’entrées/sorties permettant
d’assurer la communication entre le µP et les périphériques. Cet échange
nécessite une interface (ou contrôleur) pour gérer la connexion. Plusieurs
techniques sont utilisées pour effectuer ces échanges.

DECODEUR
D’ADRESSES

BUS D’ADRESSES

BUS DE COMMANDE
I
N I
N I
T N
E T
E T
R E
F R
F R
MEMOIRE A F
UNITE CENTRALE C A
C A
E C
CENTRALE (MC) E
E
E/S
E/S
E/S

BUS DE DONNEES

3.4.1. Rôle

Chaque périphérique est relié au système par l’intermédiaire d’une

interface (contrôleur) dont le rôle est de :
- connecter le périphérique au bus de donnée.
- gérer les échanges entre le µP et le périphérique.
- isoler le bus de données au monde extérieur.
- Mémoriser des données transmises pendant le temps nécessaire à leur
prise en compte.

Ces 2 fonctions sont réalisées par des registres aussi bien en entrée qu’en
sortie ; on parle de portes d’entrée/sortie. En sortie, on a un registre de type
« D ». Tandis qu’en entrée, seule la fonction isolation est réalisée par un
élément « tampon » à 3 états.

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 III. 12

3.4.2. Constitution

L’interface est constituée par :

- Un registre de commande dans lequel le processeur décrit le travail
à effectuer (mode de transfert).
- Un ou plusieurs registres de données qui contiennent les mots binaires à
échanger entre le périphérique et la mémoire.
- Un registre d’état qui indique si l’unité d’échange est prête, si l’échange
s’est bien déroulé, etc.

On accède aux données de l’interface par le biais d’un espace d’adresses

d’entrée/sorties.

3.4.3. Niveaux d’adaptation

Il s’agit de PIO, PIA, PPI (Programmable Peripheral Interface), CIA

(Asynchronous Communication Interface Adapter), UART Universal
Asynchronous Receiver -Transmitter), USART, SIO, CAN, NA, … Ils permettent
d’assurer la communication entre le µP et les périphériques (capteurs, claviers,
moniteurs, afficheurs, camera numérique, scanners, manette de jeux,
imprimantes, modems, graveurs, lecteurs CD-ROM, DVD-ROM, …).

Etant donné qu’il existe bien souvent des incompatibilités de

fonctionnement entre périphériques et microprocesseurs ; il s’avère donc
nécessaire de monter en tampons un circuit d’interface capable d’adapter le
fonctionnement de l’un à celui de l’autre.

Ces adaptations s’effectuent généralement à trois niveaux :

 Premier niveau  adaptation de temps : en effet, un µP a des vitesses de

travail de par sa conception matérielle supérieures à celles d’un
périphérique dont l’appareillage comporte souvent bon nombre d’éléments
électromécaniques.

 Deuxième niveau adaptation de logique : est souvent différente à celle

du périphérique (système numérique, système analogique, système
hybride).

 Troisième niveau  adaptation de format de données : le µP reçoit de

données suivant un accès parallèle, par contre le périphérique transmet, la
plupart du temps, des données en série. Le circuit d’interface permettra
donc la translation série -parallèle et vice versa des données. Actuellement,
les constructeurs produisent des interfaces de périphériques compatibles
avec leurs propres unités de µP. ces interfaces sont du type universel dans
ce sens qu’ils peuvent être programmés comme circuits d’interfaçage
d’entrée ou de sortie.
Ir. Paul KAPULULA MUMBA Dubois Architecture des µP Mise à jour : Nov. 2007
 III. 13

3.4.4. Techniques d’échange de données

Avant d’envoyer ou de recevoir des données, le µP doit connaître

l’état du périphérique ; si dernier est prêt à recevoir ou à transmettre une
donnée pour que l échange se fasse correctement. Il existe deux modes
d’échange de données :

- Le mode programmé par scrutation ou par interruption où le µP sert

d’intermédiaire entre la mémoire et le périphérique.
- Le mode en accès direct à la mémoire (DMA) où le µP ne se charge pas
d’échange de données.

 Echange programmé

- Scrutation (sondage)
Le µP interroge l’interface pour savoir si des transferts sont prêts. Tant que des
transferts ne sont pas près, le µP attend.

L’inconvénient majeur est que le µP se retrouve en phase d’attente. Il est

complètement occupé par l’interface d’entrée/sortie. De plus, l’initiative de
l’échange de données est dépendante du programme exécuté par le µP. Il peut
donc arriver que des requêtes d’échange ne soient pas traitées immédiatement
car le µP ne se trouve pas encore dans la boucle de scrutation.

Ce type d’échange est trop lent.

- Interruption
Une interruption est un signal, généralement asynchrone au programme en
cours, pouvant être émis par tout dispositif externe au µP. Le µP possède une
ou plusieurs entrées réservées à cet effet. Sous réserve de certaines conditions,
elle peut interrompre le travail courant du µP pour forcer l’exécution d’un
programme traitant la cause de l’interruption.

Dans un échange de données par interruption, le µP exécute donc son

programme principal jusqu’à ce que qu’il reçoive un signal sur sa ligne de
requête d’interruption. Il se change alors d’effectuer le transfert de données
entre l’interface et la mémoire.

Principe de fonctionnement d’une interruption

Avant chaque exécution d’instructions, le µP examine s’i y a eu une requête sur
sa ligne d’interruption. Si c’est le cas, il interrompt toutes ces activités et
sauvegarde l’état présent (registres, PC, Accumulateur, Registre d’état, …)
dans un registre particulier appelé « Pile ». Les données y sont entassées
comme on empile des livres (la première donnée sauvegardée sera donc la

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 III. 14
dernière à être restituée). Ensuite, il exécute le programme d’interruption puis
restitue l’état sauvegardé avant de reprendre le programme principale.

Remarques
1. Certaine source d’interruption possède leur propre autorisation de
fonctionnement sous la forme d’un bit à positionner, on l’appelle le
masque d’interruption.
2. On peut donc interdire ou autoriser certaines sources d’interruption, on
les appelle les interruptions masquables.
3. Chaque source d’interruption possède un vecteur d’interruption où est
sauvegardé l’adresse du départ du programme à exécuter.
4. Les interruptions sont classées par ordre de priorité. Dans le cas où
plusieurs interruptions se présentent en même temps, le µP traite
d’abord celle avec la priorité la plus élevée.

Niveau de priorité

Niveau 3

Niveau 2

Niveau 1

Programme principal
Niveau 0
Exécution
Requête : Niveau2 Niveau 3 Niveau 1

 Echange direct avec la mémoire

Ce mode permet le transfert de blocs de données entre la mémoire et un

périphérique sans passer par le µP. Pour cela, un circuit appelé Contrôleur
d’accès Direct Mémoire «DMA» (Direct Memory Access) prend en charge les
différentes opérations.

Le DMA se charge entièrement du transfert d’un bloc de données. Le µP doit

tout de même :
- initialiser l’échange en donnant au DMA l’identification du périphérique
concerné ;
- donner le sens du transfert ;
- fournir l’adresse du premier et du dernier mot concernés par le transfert.

Un contrôleur de DMA est codé d’un registre d’adresse, d’un registre de

donnée, d’un compteur et d’un dispositif de commande (logique câblée). Pour
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 III. 15
chaque mot échangé, le DMA demande au µP le contrôle du bus, effectue la
lecture ou l’écriture mémoire à l’adresse contenue dans son registre et libère le
bus. Lorsque le compteur atteint zéro, le dispositif informe le processeur de la
fin du transfert par une ligne d’interruption.
H

Accès
mémoire CPU CPU DMA DMA DMA CPU CPU Regi CPU
stre
t

vol de cycle
Requête DMA IT DMA

Un DMAC peut suspendre un processeur, ou l’arrêter, ou encore il peut voler

des cycles mémoire au processeur ou encore il peut rallonger les périodes
d’horloge.

3.4.5. Types de liaison

Les systèmes à µP utilisent deux types de liaison différents pour se

connecter à des périphériques :
- liaison parallèle ;
- liaison série.
On caractérise un type de liaison par sa vitesse de transmission ou son débit
binaire (en bps).

 Liaison parallèle
Dans ce type de liaison, tous les bits d’un mot binaire sont transmis
simultanément. Ce type de transmission permet des transferts rapides mais
reste limitée à de faibles distances de transmission à cause du nombre
important de lignes nécessaires (coût et encombrement) et des problèmes
d’interférence électromagnétique entre chaque ligne (fiabilité). La transmission
est cadencée par une horloge.
Exemple : Bus PCI, AGP dans un microordinateur.

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 III. 16

I
N
T
E
R
F
µP A PERIPHERIQUE
C
E

E/S

Cette liaison nécessite autant de conducteurs qu’il a de bits à transmettre et un

conducteur commun (liaison asymétrique) ou autant de paires de fils si la
masse n’est pas commune (liaison symétrique). Un conducteur supplémentaire
peut être utilisé pour transmettre un signal qui assurera la synchronisation
entre les intervalles d’émission et ceux de réception (lecture). La
synchronisation peut aussi être obtenue par lecture des transitions du signal
reçu.

 Liaison série
Dans ce type de liaison, les bits constitutifs d’un mot sont transmis les
uns après les autres sur un seul fil. Les distances de transmission peuvent donc
être plus beaucoup plus importantes mais la vitesse de transmission est faible.
Pour des distances supérieures, on place des modems aux extrémités de la
liaison.

I
N
T
E
R
F
A
µP C PERIPHERIQUE
E

E/S

La transmission série nécessite une interface de conversion pour sérialiser les

bits en émission (conversion parallèle/série) et les désérialiser en réception
(conversion série/parallèle). Elle ne nécessite, pour la transmission des
données, que deux conducteurs; d’un coût moins élevé, elle est utilisé pour les
transmissions sur des longues distances.

3.4.6. Modes de synchronisation

La transmission de données en série peut se concevoir de deux façons

différentes :
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 III. 17
- En mode synchrone et le récepteur possède une horloge synchronisée qui
cadence la transmission.
- En mode asynchrone, la transmission s’effectue au rythme de la présence
des données. Les caractères envoyés sont encadrés par un signal start et
un signal stop.

Cette transmission implique la mise en œuvre des protocoles

asynchrones pour faciliter l’échange. Ces protocoles mettent en jeu des
paramètres ci-après :
- Longueur des mots transmis : 7 bits (ASCII classique), 8 bits (EBCDIC,
ASCII étendu).
- Vitesse de transmission (détermine les fréquences d’horloge de
l’émetteur et du récepteur).
- Parité (pour la détection des erreurs) : parité paire ou impaire (nombre de
« 1 »).
- Bit de start : la ligne au repos est « 1 ». Le passage à l’état « 0 » de la
ligne va indiquer qu’un transfert va commencer. Cela permet de
synchroniser l’horloge de réception.
- Bit de stop : après la transmission, la ligne est positionnée à un niveau
« 1 » pendant un certain nombre de bits afin de spécifier la fin du
transfert (souvent 2 bits de stop).

Exemple : transmission d’un mot à 7 bits (0110100)2 + parité impaire + 1 bit

de stop.

Repo
s
Start 0 1 1 0 1 0 0 parité stop Repos

données
Horloge : F = 1/∆ (Hz)
Vitesse de transmission = 1/∆ (bps)

Avec parité paire

Bit de parité
start bit caractère n stop start bit caractère n+1
stop

répos 1 1 0 1 0 0 1 0 1 0 1 0 0
1

donnée n répos donnée n+1

horloge

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 III. 18
A l’absence de la transmission, la liaison est au repos au niveau haut pour
détecter une éventuelle coupure sur le support de transmission. La
transmission s’effectue comme suit :
- l’émetteur positionne la ligne à l’état bas : c’est le bit de start.
- les bits de données sont transmis les uns après les autres, en commençant
après le bit de poids fort.
- le bit de parité est éventuellement transmis.
- l’émetteur positionne la ligne à l’état haut : c’est le bit de stop.
N.B. Le nombre de bits sur une trame asynchrone est généralement limité à 11.

Circuit d’interfaçage asynchrone

Le circuit « UART » (Universal Asynchronous Receiver / Transmitter)

ou ACIA (Asynchronous Communications Interface Adapter) ou encore « SCC »
(Serial Communication Controler) selon le constructeur, est situé à l’extrémité
de l’ETTD et en liaison avec l’ETCD par l’intermédiaire de circuits d’adaptation
permettant d’élaborer des signaux en conformité avec les normes électriques
de la jonction (V28, V11).

On peut décomposer le circuit en quatre unités fonctionnelles :

- la logique de contrôle et d’adaptation du bus, en liaison avec le
processeur par l’intermédiaire du bus système et qui permet la sélection
du circuit et le transfert des données entre ses registres internes et le
processeur.
- La logique de contrôle de modem qui permet la gestion des signaux de la
logique V24.
- l’unité d’émission qui comprend les registres de contrôle, d’état, à
décalage et l’horloge.
- L’unité de réception constituée des mêmes registres pour la réception.

Le TRX et RX sont synchronisées par le signal d’horloge de référence (CLK),

élaboré à partir d’un oscillateur à quartz généralement intégré ou circuit.

Une logique de gestion des interruptions est également présente en liaison

CIRCUIT D’INTERFACE ASYNCHRONE (UART, ACIA, SCC)
avec les indicateurs d’état des unités de réception, d’émission et de contrôle
de modem.

Donnée // Tx CLK
ETCD

Sélection
Générateu
Contrôle Oscillateur Donnée série
r
Gestion de
d’horloge DTR
interruption
s DSR
RTS
Registre à
TD CTS
DCD
Registre TX décalage TX

Donnée série
Registre de
Adaptation contrôle
de données Contrôle de modem
Donnée //
Ir. Paul KAPULULA MUMBA Dubois Rx CLK
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CLK
 III. 19
Bus syst.
Registre d’état
ETTD
Registre à
Registre RX décalage RX RD

Générateur Logique de
d’horloge synchro

DRT : (Data Terminal Ready) : ce signal demande au terminal s’il est prêt pour accepter les données.
RTS : (Request To Send) : ce signal indique que le transfert des données au terminal est imminent
DSR : (Data Set Ready) : le terminal informe que les données sont prêtes
CTS : (Clear To Send) : le terminal informe que tout est prêt pour la transmission.

3.4.7. Adressage des interfaces E/S

Les gros processeurs étaient munis traditionnellement

d’instructions mémoires et d’instructions d’entrée/sortie. Cette distinction est
périmée à ce qui concerne les µPs. Deux possibilités sont principalement
utilisées à l’heure actuelle pour sélectionner un emplacement mémoire ou une
interface E/S :

 Technique des E/S isolées ou E/S spécialisées (Concept INTEL)

Les organes d’E/S et la MC sont adressés par le même bus d’adresse, mais
validés en écriture ou en lecture par des signaux distincts. Ici, le processeur
envoie des signaux de contrôle qui indiquent que le cycle en cours concerne les
E/S et non la MC. Pour activer les E/S, les instructions spéciales sont
nécessaires (IN et OUT) et on utilise les commandes I/OW et I/OR du µP.

MEMR
MEMW vers mémoire
µP
I/OR
Vers E/S
I/OW

Ici, on a des lignes de contrôle séparées pour la mémoire et les fonctions d’E/S.
Avantages :
- Comme on utilise des instructions spéciales pour sélection des interfaces,
on peut facilement les distinguer des instructions mémoire pendant la
programmation, ce qui est commode.
- Comme l’adressage est court, il faut moins de composants de décodage.
- Les instructions sont aussi plus courtes.

Inconvénients

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 III. 20
- l’utilisateur perd la puissance de traitement potentielle offerte par les E/S
projettés ; deux broches doivent être gaspillées pour « lecture
périphérique » et « écriture périphérique ».
- un code supplémentaire doit être alloué à ce type d’instructions. Pour
cette raison, cette technique n’est presque jamais utilisée avec les µP
intel (sauf, avec le 8080).

 Technique des E/S intégrées mémoire (concept MOTOROLA)

Traite les localisations E/S comme des adresses mémoires ordinaires.
Les interfaces d’E/S sont considérées comme des positions mémoire où l’on lit
(entrée) ou écrit (sortie).
La fig. ci-dessous montre un système à E/S projettés en mémoire ou le signal
qui détermine si l’adresse concerne la mémoire ou les périphériques, dépend
de l’état de A15. Si A15 est haut, toutes les adresses sur les bits Ao à A14
spécifient un périphérique. Si A15 est bas, A14 à Ao sélectionnent une position
mémoire.

MEMR
Vers mémoire
MEMW
µP
I/OR
Vers E/S
I/OW

A15

3.4.8. Sélection d’adresses

En plus de leurs broches d’adresses, les boîtiers mémoire et les

interfaces E/S ont une borne de sélection boîtier (CS ou CE). Pour sélectionner
un boîtier, on utilise deux méthodes :
- Sélection linéaire ;
- Décodage complet.

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 III. 21

3.5. BUS

Un bus est un ensemble de fils assurant la transmission du même

type d’information. On retrouve trois types de bus véhiculant des infos en
parallèle dans un système de traitement programmé de l’information.

Un bus est caractérisé par :

 sa largeur (nombre de bits) ;
 sa fréquence (nombre de cycles par seconde).

Ces deux paramètres déterminent la bande passante (Bp) du bus et son

taux de transfert maximale théorique (TxT).

TxT (bps) = Fréquence (hertz) x Largeur (bits).

Exemple : si la fréquence du bus = 512 MHz et la Largeur = 16 bits

TxT = (512 x 16) / 8 = 1.024 MO/sec.

Bus des données

Il permet de véhiculer des données du microprocesseur vers un composant ou
d'un composant vers le microprocesseur. Il est donc bidirectionnel et assure la
communication de données tant en interne qu’à l’extérieur du µP. Le nombre
de fils de ce bus varie suivant les microprocesseurs (8, 16, 32, 64 bits, …). Dans
la littérature, les différents fils de ce bus sont appelés D0, D1, ..., Dn-1, si le bus
a "n" fils.

Bus d’adresses
La mémoire est composée de nombreuses cases mémoires. Chaque case est
repérée par une adresse. Lorsque le microprocesseur veut, par exemple, lire
une case, il doit indiquer à quelle adresse elle se trouve. Le Processeur met
cette adresse sur le bus d’adresses, la case mémoire reconnaît alors son
adresse et met sur le bus de données son contenu.

Le bus adresses est unidirectionnel : du microprocesseur vers les autres

composants. Il se compose de 16 à 32 fils suivant les microprocesseurs que l'on
nomme A0, A1, ..., An-1.

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 III. 22
16 adressage de
64x1024 mots = 64 Kmots
bits 216
20 adressage de
1024x1024 mots = 1Mmots
bits 220
32 adressage de 4096x1024 x1024 mots = 4
bits 232 Gmots

Bus de contrôle
Le bus de contrôle est directionnel est constitué d'un ensemble de fils de
"commandes", permettant la synchronisation et la commande des boîtiers
mémoires et des interfaces entrées/sorties par le microprocesseur.

Dans le cas précédent, la cellule mémoire doit savoir à quel instant elle doit
mettre son contenu sur le bus données. Pour cela, le microprocesseur possède
une broche appelée Read ( ) qu'il met à 0 (0v) lorsque la cellule doit agir. De
même, lors d'une écriture du microprocesseur vers la cellule, il met sa broche
Write ( ) à 0 (0V). Les signaux RD et WR sont des signaux de synchronisation,
de contrôle, de commande. Ils sont reliés aux autres composants par un bus : le
bus des commandes. Celui-ci comporte d'autres signaux de commandes.

3.6. FONCTIONNEMENT D’UN SYSTEME A µP

Voir le point 4.4.

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 III. 23

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 III. 1

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 III. 1

TRAVAUX DIRIGES

1. Cochez par « V » les assertions vraies et par « F » les assertions fausses :

a) Pour les ROM, il faut les adresser avant de les écrire en ordre F
b) Chaque nouveau mot binaire placé dans une ROM écrase le mot précédent F
c) Un mot de 1 Mégaoctet vaut un mot de 106 octets F
d) Les bus de données et celui d’adresses sont des bus directionnels V
e) EEPROM, est une ROM programmable électriquement et effaçable optiquement F
f) Une mémoire Tampon est constituée d’un ou plusieurs registres V
g) L’organisation générale des éléments dans un µP est appelée Configuration F
matérielle
h) Le décodeur d’adresse est un organe du µP permettant de décoder les adresses F
mémoires
i) Dans un système à µP, seul le µP peut délivrer des adresses sur le bus d’adresses F
j) Un microprocesseur renferme à son sein une mémoire RAM et une mémoire ROM F
k) Pour faire le transfert de data, le DMAC exige l’usage à la fois du bus de données V
et du bus d’adressage

2. Pour un microprocesseur dont la taille du Compteur ordinal est de 16 bits :

a) Combien de fils comportera le bus d’adresses 16
b) Quel sera le nombre d’octets adressables avec ce bus 65536
c) Quel sera le nombre de kiloOctets adressables avec ce bus 64KO

3. Donnez la signification des termes suivants :

a) Firmware
b) QIL
c) DIP
d) CE
e) EAPROM
f) DIP
g) DSP

4. Cocher l’assertion ou les assertions vraies :

 Les ROM et RAM sont des mémoires à accès aléatoire ?
 Un µP à 8 bits pour le bus de données aura 16 bits pour le bus de
contrôle.
 Sur le bus de données, les données sont transmises en parallèle ; tandis
que sur le bus d’adresses, elles sont transmises en série.
 Le DVDROM et le CDROM constituent des mémoires caches pour un
système à base des µP.
 Le BIOS est sauvegardé dans une mémoire morte du type EEPROM.
 Le chipset est un lien entre les différents bus de la carte mère.

5. Avec 20 bits sur le bus d’adressages, combien de cellules mémoires pouvant

être adressables en Mmots ?

6. Soit un circuit intégré mémoire contenant 4 mots de 8 bits. Quel décodeur

faut-t il utiliser pour assurer l’adressage de cette mémoire (nombre d’entrée
d’adresse/ nombre de sortie d’informations) ?

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 III. 2
7. Un circuit intégré qui inclut une unité centrale de traitement, de la mémoire
et des périphériques est appelé :
a) microprocesseur b) processeur c) CPU d) microcontrôleur e)
calculateur

8. Un microordinateur actuel est t-il un calculateur numérique, un calculateur

programmable ou un calculateur programmé ? Vrai ou faux – Justifier votre
réponse ?

9. Citer et ranger par ordre chronologique les besoins essentiels de l’homme

qui l’on poussé à la mise en œuvre des nouvelles technologies de
l’information et de la communication en précisant l’époque, le besoin et la
technologie mise œuvre ?

10. L’architecture de IBM utilise, dans la version de processeur 80286, un bus

de 16 bits sur 8,33 MHz et comporte un connecteur de plus de 36 broches.
Déterminer le taux de transfert de ce bus ?

11. Indiquer le format de la trame asynchrone ci-dessous :

a) donnée 8 bit, sans parité b) donnée 7 bits, parité paire

c) données 8 bits, parité impaire d) donnée 8 bits, parité paire
e) aucune assertion n’est correcte.

12. Dans une trame asynchrone ASCII étendu à 9.600 bits/s, quelle est la du-
rée maximale entre l’émission de deux caractères ?

13. Quelle est la durée minimale de transmission d’un fichier ASCII de 1.024
caractères à 19.200 bps.

14. Dans une transmission asynchrone, quel est le nombre minimal de bits
correspondant à une trame ASCII.

15. Quel type de parité est utilisé dans la trame de la figure suivante :

16. Dans une transmission asynchrone, quel est le nombre maximum de bits
correspondant à une trame ?

17. Quelle est la durée minimale de transmission d’un fichier de 1024 carac-
tères ASCII à 19.200 bits/secondes.

18. Indiquer le rôle du bit de parité dans une trame asynchrone :

a) synchronisation b) délimitation de fin c) contrôle d’erreur d)
régénération des bits.

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 III. 3

19. Du point de vue synchronisation, quel mode de transmission nécessite la

transmission du signal d’horloge ?

a) transmission série b) transmission synchrone c) transmission asynchrone

d) la transmission parallèle e) transmission symétrique.

20. Quelle analogie pouvez-vous établir entre les termes ci-après et donner
un exemple pour chaque cas :
a) CPU et MPU ;
b) Un registre et une mémoire tampon ;
c) Une puce et un circuit intégré ;
d) Mémoire cache et RAM ;
e) Firmware et software ;
f) Mémoire virtuelle et mémoire vive ;

21. Pour un CPU, quels sont les paramètres caractéristiques d’un bus ?

22. Quelle opération fait correspondre un caractère à une valeur binaire

a) assemblage b) codage c) décodage d) numérisation e) quantification

23. On veut transmettre un fichier binaire de 1 MO à un débit de 9600 bit/s,

sur le RTC.
a) Quelle est la vitesse de modulation du signal transmis ?
b) Calculer le temps nécessaire à la transmission de ce fichier ?

24. Indiquer le rôle du "bit de parité" dans une trame asynchrone ?

a) synchronisation b) délimitation de fin c) contrôle d'erreur d)
formatage

25. Quels sont les registres qui sont directement associés à l’ALU ? (R/
accumulateur, registre d’état)

26. Quel circuit est un circuit d’interfaçage synchrone ?

a) ACIA b) USART c) UART d) SCC e) USB

27. Nous disposons d'un microprocesseur utilisant un bus de données de

dimension 16 fils et pouvant adresser 1 M cases de mémoire. Nous
disposons également de boîtiers mémoire de 256K octets chacun. De plus,
nous désirons travailler sur des mots de 16 bits. Elaborer le Mapp de
connexion de ce système.

Solution
Bus de données : Do – D15
Bus adresses sur 20 fils : A0-A19  220=1M.
Nous utilisons un décodeur d'adresse à deux entrées de sélection et quatre
sorties (CSi).

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 III. 4

Plan mémoire : Chaque boîtier mémoire a besoin de 17 fils du bus adresses A1-A17 (217=128K)
pour brancher sur ses broches adresses. Il reste donc A0, A18 et A19. On va se servir de A18 et A19
pour construire les quatre CS des 8 boîtiers mémoire (cf. fig. 8) et de A0 pour sélectionner la partie
basse ou haute du bus données.

Réalisation du plan mémoire

On a immédiatement l'expression des fonctions logiques CS0, CS1, CS2, CS3. (CS0=/A19*/A18 CS1=/A19*A18
CS2=A19*/A18 CS3=A19*A18)

28. Quels champs se trouvent dans une trame asynchrone ?

a) Fanion b) parité c) stop d) adresse e) contrôle

29. Circulation automobile à l'intersection d'une route principale et d'une

route secondaire.
On désire automatiser cette intersection en utilisant un microprocesseur.
Le cahier des charges est le suivant :

Période : 60 s
Route Principale
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 III. 5
Route Secondaire

2 capteurs de véhicules sont placés sur la route secondaire, et reliés

au calculateur. Ils indiquent si un véhicule attend au feu rouge sur la
route secondaire. A la fin des 30 s de feu vert sur la principale, on ne
change la couleur des feux que si un véhicule est présent sur la route
secondaire.

Réalisation
Pour réaliser ce cahier des charges, nous allons brancher les différents signaux
du carrefour aux interfaces d’entrées et de sorties du micro-ordinateur suivant :
Les capteurs de présence seront des entrées et les lampes des feux, des
sorties.

Relation du micro-ordinateur avec l'extérieur.

Programme :
La description du cahier des charges peut être décrites en autre par un
organigramme.

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 III. 6

Gestion du temps du carrefour

Epilogue
Il ne reste plus qu’à traduire cet organigramme en une séquence d'instructions
qui sera implantée dans la mémoire programme du micro-ordinateur.

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