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Le document traite des inverseurs NMOS et CMOS, en soulignant que l'inverseur NMOS consomme de l'énergie même en régime statique et présente une marge de bruit réduite. Il aborde également l'importance de diminuer la tension d'alimentation lors de la réduction d'échelle pour limiter les champs électriques, tout en maximisant la marge de bruit en ajustant le seuil d'inversion. Enfin, il mentionne les limitations liées à la tension de seuil des transistors à faible VDD.

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Le document traite des inverseurs NMOS et CMOS, en soulignant que l'inverseur NMOS consomme de l'énergie même en régime statique et présente une marge de bruit réduite. Il aborde également l'importance de diminuer la tension d'alimentation lors de la réduction d'échelle pour limiter les champs électriques, tout en maximisant la marge de bruit en ajustant le seuil d'inversion. Enfin, il mentionne les limitations liées à la tension de seuil des transistors à faible VDD.

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Leïla KHANFIR

1. Circuits logiques combinatoires


1.1. Inverseur CMOS (Suite)
◼ La figure suivante montre un inverseur NMOS où M2 opère comme une résistance.
Lorsque VIN est à 0 V, VOUT est à VDD comme pour l’inverseur CMOS. Mais lorsque VIN
à VDD, M1 et M2 conduisent simultanément et la tension VOUT sera portée à une tension
positive au lieu de 0 V. Ainsi, cet inverseur consomme de l’énergie même en régime
statique et la marge de bruit est réduite par rapport à celle de l’inverseur CMOS.
VDD
VIN M2
= VOUT Marge de bruit pour un 1
VDD
VOUT VDD
VIN Seuil d inversion
t M1
« Inverseur NMOS » t
Marge de bruit pour un 0
◼ On a vu dans le chapitre précédent, qu’il faut diminuer la tension d’alimentation d’un
circuit quand on réduit l’échelle, afin de limiter les champs électriques. Ceci réduit la
marge de bruit qu’on peut cependant maximiser en CMOS en ajustant le seuil
d’inversion à VDD /2 par dimensionnement approprié des transistors NMOS et PMOS
tel qu’il sera démontré par la suite. On a vu aussi qu’on ne peut pas réduire la tension
de seuil des transistors en deçà de 0.3 V à cause de la conduction sous le seuil. Ceci
pose un problème quand VDD est faible (~1 V) qu’on résout partiellement en CMOS vu
que l’amplitude des signaux est déjà au maximum.
CONCPETION DE CIRCUITS VLSI - CHAPITRE II ENIT 2020/2021 10

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