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TD2 Circuits Séquentiels

Le document présente plusieurs exercices de VHDL concernant la description de circuits séquentiels, incluant des bascules JK et D, un registre générique, des compteurs, et un générateur de signal PWM. Chaque exercice demande une description VHDL spécifique, en tenant compte des priorités des signaux asynchrones et des comportements de comptage. Les exercices visent à renforcer la compréhension des concepts de circuits numériques et de leur implémentation en VHDL.

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Le document présente plusieurs exercices de VHDL concernant la description de circuits séquentiels, incluant des bascules JK et D, un registre générique, des compteurs, et un générateur de signal PWM. Chaque exercice demande une description VHDL spécifique, en tenant compte des priorités des signaux asynchrones et des comportements de comptage. Les exercices visent à renforcer la compréhension des concepts de circuits numériques et de leur implémentation en VHDL.

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TD 2 – Description des circuits séquentiels en VHDL

Exercice 1 : Bascule JK
Décrire en VHDL le comportement d’une bascule JK. Les entrées de la bascule JK sont J, K,
clock (horloge), R (reset) et S (set). Les sorties sont Q et P. La sortie P est l’inverse de Q. R et
S sont asynchrones. R est prioritaire devant S.
Exercice 2 : Circuit à bascules D
Le circuit ci-après contient des bascules D possédant une entrée S de mise à 1 asynchrone. On
suppose que la description de cette bascule D est décrite dans un paquetage appelé PAQ se
trouvant dans la bibliothèque work.
L’entité de cette bascule est :
entity BD is port
(CLOCK, D, S: in bit;
Q, P : out bit ) ;
end entity;
P est la sortie inversée (P = /Q)..
Décrire ce circuit en VHDL de manière structurelle.

Exercice 3 : VHDL vers schéma


On considère le code VHDL ci-après. Donner le circuit logique correspondant (à base de portes
et bascules).

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Exercice 4 : Registre générique
Décrire en VHDL un registre générique à N bits avec remise à zéro (R) et mise à un (S)
asynchrones. Il possède une entrée de validation LOAD qui autorise le chargement synchrone
d’une donnée D disponible à l’entrée du registre. La sortie du registre s’appelle Y. Les signaux
R, S et LOAD sont tous actifs à l’état haut. Ordre de priorité : R, S, LOAD
Exercice 5 : Compteur
Décrire en VHDL un compteur à 5 bits qui compte selon la séquence suivante :
0 – 1 – 2 – 3 – 4 – 5 – 6 – 7 – 12 – 13 – 14 – 15 – 16 – 17 – 18 – 19 – 0 – 1 – 2 – 3 …
Le comptage se fait à chaque front montant de l’horloge H, si l’entrée V est égale à 1. Si V est
nulle, le compteur mémorise sa valeur. Il a aussi une entrée RESET pour sa remise à 0
asynchrone. La remise à 0 est prioritaire devant le comptage. Quand le compteur affiche les
valeurs 7 et 19, la sortie M prend la valeur 1, sinon M est égal à 0.
La sortie de comptage s’appelle Y. Le compteur compte en binaire naturel.
Exercice 6 : Compteur à deux sens
Décrire en VHDL un compteur/décompteur à 6 bits qui compte et décompte continuellement
entre deux valeurs N1 et N2 (63>N2 > N1>0).
Exercice 7 : Générateur de signal
Décrire un générateur de signal modulé en largeur d’impulsion (PWM). La sortie PWM est un
signal carré dont la durée du niveau haut est égale à N fois la période de l’horloge T. La valeur
N est à 4 bits. La période du signal PWM est égale à 16T.

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