CONCEPTION DES CIRCUITS
INTEGRES
OUTILS D’AIDE A LA CONCEPTION
Mme H. Oudghiri
PLAN
EVOLUTION DES CIRCUITS INTEGRES
PROCESSUS DE CONCEPTION
ETAPES DE CONCEPTION
FABRICATION, TEST, MISE EN BOITIER
CONCLUSION
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EVOLUTION DES CIRCUITS INTEGRES
Le premier ordinateur
The Babbage
Difference Engine
(1832)
25,000 parts
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EVOLUTION DES CIs
ENIAC - Le premier ordinateur électrique (1946)
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EVOLUTION DES CIs
Les premiers circuits intégrés
Bipolar logic
1960’s
ECL 3-input Gate 5
Motorola 1966
6
EE141
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EVOLUTION DES CIs
Intel 4004 Micro-Processor
1971
1000 transistors
1 MHz operation
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EVOLUTION DES CIs
Intel Pentium (IV)
microprocessor, 1998
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EVOLUTION DES CIs
TAILLE Technologie en plein rétrécissement
APPLICATION Touchent tous les aspects de la vie
COMPLEXITE De plus en plus complexes
PERFORMANCE De plus en plus rapides
Circuiterie très rapide
Temps de mise sur le marché UN PROCESSUS DE
Dissipation de puissance CONCEPTION
Rendement OUTILS AUTOMATIQUES
Problèmes de bruit et de cross talk LE SUPPORTANT
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PROCESSUS DE CONCEPTION (1)
SPECIFICATION LANGAGE HAUT NIVEAU
MODELISATION MODELE INTERNE
SYNTHESE DE NIVEAU RTL
HAUT NIVEAU
SYNTHESE
NIVEAU PORTES LOGIQUES
LOGIQUE
SIMULATION
VALIDATION ET PERFORMANCE
LOGIQUE
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PROCESSUS DE CONCEPTION (2)
MAPPING
FLOORPLANNING
PLACEMENT ET NIVEAU LAYOUT
ROUTAGE
EXTRACTION NIVEAU TRANSISTOR
SIMULATION
PERFORMANCE
ELECTRIQUE
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PROCESSUS DE CONCEPTION (3)
FABRICATION PUCE
TESTS
MISE EN BOÎTIER
BOITIERS CÉRAMIQUE/PLASTIQUE
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SPECIFICATION
DESCRIPTION DU SYSTEME DANS UN LANGAGE
FORMEL DE HAUT NIVEAU
LA VALIDATION SINON LA SIMULATION
PEUT ETE TRADUIT DANS UN MODELE INTERNE
IMPOSSIBLE D’ AVOIR UN LANGAGE COMMUN A TOUS
LES DOMAINES
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SPECIFICATION
LANGAGE DE SPECIFICATION POUR CHAQUE
DOMAINE
TEMPS REEL ➢ SDL, ESTEREL,
ESTELLE
COMMUNICATION ➢ SDL, VHDL
TRAITEMENT DU SIGNAL ➢ VERILOG, VHDL, C
USAGE GENERAL ➢ VHDL, VERILOG
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SPECIFICATION
EXEMPLE:
NIVEAU Algorithmique
Y = 0.22 + 0.88 * X;
I = 0;
While (I < 3)
Do
Y = 0.5 * (Y+X/Y);
I = I + 1;
Endo
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MODELISATION
DESCRIPTION INTERNE DU SYSTEME
IDENTIQUE A LA SPECIFICATION
REMPLACE LA SPECIFICATION DURANT TOUT LE
PROCESSUS DE CONCEPTION
ENSEMBLE DE TACHES INTERAGISSANT ENTRE ELLES
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MODELISATION
CARACTERISTIQUES D’UN MODELE:
➢ CAPABLE DE SUPPORTER TOUS LES ELEMENTS DE LA
SPECIFICATION
➢ SIMPLE A MANIPULER
➢ FORMEL ET VERIFIABLE
MODELES LES PLUS COMMUNS:
➢ DATA & CONTROL FLOW GRAPHS, FSMs, PETRI NETS, …
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MODELISATION
EXEMPLE:
Graphes de flot de Données et de Contrôle (DFG, CFG)
0.88 X
* *
0.22
+
+ 1
I
X
/
+
/ 3 +
+ < *
0.5
* +
*
Y Ctl I < 17
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SYNTHESE DE HAUT NIVEAU
Synthèse d’ une architecture du système au
niveau RTL (DATA PATH & CONTROL PATH)
DATA PATH (chemin de données) : UAL
composée de registres, unités fonctionnelles,
interconnexions
CONTROL PATH: UNITE DE COMMANDE
FSM : Ensemble d’états
Traitements associés à chaque état
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SYNTHESE DE HAUT NIVEAU
Comment se fait la synthèse de l’architecture?
➢ Ordonnancement des tâches
➢ Allocation des ressources
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SYNTHESE DE HAUT NIVEAU
Ordonnancement
➢ Déterminer un ordre d’exécution des tâches dans le
temps
➢ Minimiser le temps d’exécution
➢ Maximiser le partage des ressources
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SYNTHESE DE HAUT NIVEAU
Allocation
➢ Assigner aux éléments du modèle interne les
ressources leur correspondant:
▪ Opérations Unités fonctionnelles
▪ Variables Registres
▪ Liens de données Interconnexions, bus
➢ Minimiser le nombre de ressources requises
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SYNTHESE DE HAUT NIVEAU
EXEMPLE: Ordonnancement
+ * + +
Time step 1
* * * * +
Time step 2
+ +
*
Time step 3
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ASAP ALAP 22
SYNTHESE DE HAUT NIVEAU
EXEMPLE: Allocation
+ * + +
* * * * +
+ +
*
ASAP : 2 additionneurs ALAP : 1 additionneur
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2 multiplieurs 2 multiplieurs 23
SYNTHESE DE HAUT NIVEAU
L’ ordonnancement et l’allocation sont des
problèmes d’optimisation connus pour etre NP-
Difficiles
Ces deux problèmes sont intimement liés, le
résultat de l’un affecte l’autre
Plusieurs heuristiques ont été proposées pour
les résoudre
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SYNTHESE DE HAUT NIVEAU
ALLOCATION ORDONNANCEMENT
Allocation ASAP, ALAP
Itérative
Constructive List scheduling
Sélection locale Freedom based
Sélection globale Force directed
Allocation
Globale
Partitionnement de graphes 25
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SYNTHESE DE HAUT NIVEAU
PLUSIEURS OUTILS DEVELOPPES EN RECHERCHE
PAS D’OUTILS TOTALEMENT AUTOMATIQUES SUR
LE MARCHE
UN SEUL OUTIL DISPONIBLE : BEHAVIORAL
COMPILER DE SYNOPSYS
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CONCLUSION
Peu d’outils de la spécification jusqu’à la
synthèse de haut niveau sont disponibles sur
le marché
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SYNTHESE LOGIQUE
DESCRIPTION NIVEAU RTL
OUTILS DE SYNTHESE LOGIQUE
NIVEAU PORTES LOGIQUES
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SYNTHESE LOGIQUE
TRADUCTION DE L ’ARCHITECTURE RTL EN UNE
DESCRIPTION LOGIQUE
(NIVEAU PORTES LOGIQUES ET BASCULES)
RÉALISATION DES UNITÉS FONCTIONNELLES
AU NIVEAU LOGIQUE DE SORTE À:
MINIMISER LE NOMBRE DE PORTES LOGIQUES
(SURFACE)
MINIMISER LE DÉLAI DES CHEMINS LOGIQUES
INDUITS (TEMPS D ’EXÉCUTION)
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SYNTHESE LOGIQUE
TRES BIEN MAITRISEE
PLUSIEURS OUTILS EXISTENT SUR LE MARCHE
– AUTOLOGIC II de Mentor Graphics
– Design Compiler de Synopsys
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SIMULATION LOGIQUE
Q
. + . . D
+ . +
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SIMULATION LOGIQUE
PERMET DE TROUVER LES CHEMINS CRITIQUES
DANS LE CIRCUIT LOGIQUE RESULTANT DE LA
SYNTHESE LOGIQUE
ON S ’INTÉRESSE À TOUS LES CHEMINS
LOGIQUES ENTRE DEUX BASCULES
LE CHEMIN LE PLUS LENT PERMET D’IDENTIFIER LA
PERFORMANCE GLOBALE DU CIRCUIT
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SIMULATION LOGIQUE
LES OUTILS DE SIMULATION:
LOGIC SIMULATORS Simulation fonctionnelle
Simulateur Verilog
TIMING ANALYZERS Simulation temporelle
PEARL
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MAPPING
DESCRIPTION NIVEAU STANDARD/CUSTOM
PORTES ET BASCULES CELL LIBRARY
OUTILS DE MAPPING
NIVEAU DESSIN DES MASQUES
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MAPPING
N Well V DD
PMOS
IN OUT
In Out
Metal1
Polysilicon
NMOS GND
Cellule Inverseur en technologie CMOS
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MAPPING
CHAQUE ELEMENT DE LA DESCRIPTION LOGIQUE EST
REMPLACE PAR UNE CELLULE STANDARD OU
CUSTOM (DEDIEE)
CES CELLULES SONT DISPONIBLES DANS :
▪ UNE LIBRARIE STANDARD FOURNIE PAR DES
FABRICANTS
▪ UNE LIBRAIRIE CUSTOM DEVELOPPEE PAR LES
CONCEPTEURS
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MAPPING
PASSAGE A L’AUTOMATISATION ET AUX STRUCTURES REGULIERES
Intel 4004 (1971)
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MAPPING
PASSAGE A L’AUTOMATISATION ET AUX STRUCTURES REGULIERES
Intel 8080
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MAPPING
PASSAGE A L’AUTOMATISATION ET AUX STRUCTURES REGULIERES
Intel 8085
Mme H. Oudghiri 39
MAPPING
PASSAGE A L’AUTOMATISATION ET AUX STRUCTURES REGULIERES
Mme H. Oudghiri Intel 80286 40
MAPPING
PASSAGE A L’AUTOMATISATION ET AUX STRUCTURES REGULIERES
Mme H. Oudghiri Intel 80486 41
MAPPING
PASSAGE A L’AUTOMATISATION ET AUX STRUCTURES REGULIERES
Intel Pentium (IV) 1998
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FLOORPLANNING
LA SURFACE REELLE DU CIRCUIT INTEGRE EST DIVISEE EN ZONES
CES ZONES IDENTIFIENT LES ENDROITS OU LES BLOCS
FONCTIONNELS PEUVENT ETRE PLACES.
Surface réelle du
CI
Port d ’entrée/sortie
Lignes d’alimentation
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PLACEMENT ET ROUTAGE
Placement
LES DIFFERENTS BLOCS DU CIRCUIT SONT
PLACES SUR LE FLOORPLAN DE FAÇON
OPTIMALE.
Routage
LES INTERCONNEXIONS ENTRE LES DIFFERENTS
BLOCS SONT REALISEES DE FAÇON A MINIMISER
LEUR NOMBRE AINSI QUE LEUR LONGUEUR
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PLACEMENT ET ROUTAGE
Après ces trois étapes, le schéma final (LAYOUT) du circuit
est complété
Cette description est très proche de la réalité étant donné la
connaissance réelle de la taille des blocs et des
interconnexions (capacité et résistance parasites peuvent
être déterminées)
Le placement et le routage sont des problèmes
d’optimisation pour lesquels plusieurs méthodes ont été
développés. (Ils sont connus pour être des problèmes NP-
Difficiles)
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PLACEMENT ET ROUTAGE
Layout final
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EXTRACTION DE LA DESCRIPTION
ELECTRIQUE
LAYOUT
SCHEMA ELECTRIQUE Transistors, Résistances et Capacités parasites
Transistors Portes logiques
Résistances et Capacités Longueur et Matériau des interconnexions
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EXTRACTION
La description électrique obtenue correspond
d’une façon assez fiable au circuit réel fabriqué
Un outil d’extraction est le programme qui fera
cette phase d’extraction de façon automatique. Sa
fiabilité est jugée selon sa capacité à inclure
différents modèles pour l’extraction des
capacités, etc…
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EXTRACTION
V DD
P
Rin
In Out
Metal 1
Cin Cout
N
GND
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SIMULATION ELECTRIQUE
DETERMINER LA PERFORMANCE OBTENUE PAR
LE CIRCUIT EXTRAIT DU LAYOUT
CETTE SIMULATION EST TRES IMPORTANTE,
ELLE PERMET DE DETERMINER LA
PERFORMANCE REELLE DU CIRCUIT
ELLE SERA COMPAREE A LA PERFORMANCE
SPECIFIEE
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SIMULATION ELECTRIQUE
Le simulateur par excellence est SPICE: disponible
dans tous les environnements de développement et
de conception des CI
Les résultats obtenus après cette étape peuvent
mener, dans le meilleur des cas, à la fabrication du
circuit intégré
Sinon il y a révision du circuit à différents niveaux
selon la gravité des problèmes rencontrés.
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CONCLUSION
Les outils commerciaux depuis la synthèse logique
jusqu’à la simulation électrique sont tous plus ou
moins automatisés et disponibles sur le marché
Deux grands géants tiennent ce marché,
CADENCE en Californie (USA)
MENTOR GRAPHICS en Oregon (USA)
Ces outils sont appelés EDAs (front End Design
Automation)
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FABRICATION
C’est l’étape où les différentes couches du
layout sont réalisées avec différents
matériaux (Silicium dopé, polysilicium,
métal, etc.) sur une vraie base matérielle
appelée SUBSTRAT (Silicium faiblement
dopé)
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FABRICATION
Polysilicon
Aluminum
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FABRICATION
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FABRICATION
Plusieurs copies du même CI sont réalisées sur un même wafer
PUCE
WAFER
Source:
Mme www.amd.com
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TEST
Les circuits intégrés fabriqués subissent une série
de tests afin de confirmer leur fonctionnalité
Un grand pourcentage est déclaré défectueux vu les
imperfections de la technologie et du processus de
fabrication
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MISE EN BOITIER
Mme H. Oudghiri 58
CONCLUSION GENERALE
La conception et la fabrication d’un circuit intégré
sont des tâches complexes
Plusieurs outils sont indispensables (coûteux)
Plusieurs étapes doivent être suivies (temps)
La fiabilité du processus de conception doit être
assurée afin de réaliser un CI de qualité
Il existe souvent des contraintes de temps de mise
sur le marché
Des équipes de différentes compétences sont
exigées (Electronique, Logiciel, Physique,
Mathématiques, etc.)
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