Cours de Systèmes Logiques 1
Bascules
Etienne Messerli & Yann Thoma
Reconfigurable and Embedded Digital Systems Institute
Haute Ecole d’Ingénierie et de Gestion du Canton de Vaud
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Septembre 2019
E. Messerli, Y. Thoma (HES-SO / HEIG-VD / REDS) Bascules Septembre 2019 1 / 31
Plan
1 Introduction
2 Bascule RS
3 Verrou
4 Bascule D
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Introduction
Qu’appelle-t-on une bascule ?
Bascule = circuit ayant
Un comportement séquentiel (dépendant du temps, du passé, pas seulement des
valeurs des entrées)
Une seule sortie à 2 états
Pas plus de 2 états stables
Les bascules sont classées selon leur nombre d’états stables :
Astable (oscillateur) : aucun état stable
Monostable : 1 état stable
Bistable : 2 états stables
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Introduction
Bascules bistables
Définition d’une bascule bistable :
2 états stables
Des actions sur les entrées permettent de forcer un état ou un changement d’état
En l’absence de nouvelles actions, l’état est maintenu
Effet de mémorisation
L’état ne dépend pas uniquement et à tout moment des valeurs présentes aux entrées
⇒ L’état dépend de l’état actuel des entrées et de l’historique des évènements
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Introduction
Bascule élémentaire
Module logique permettant d’initialiser et de stocker une valeur logique
Mise à ‘ 1 ’
Bascule Valeur
Mise à ‘ 0 ’
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Bascule RS
Bascule RS asynchrone
Comportement
Set = ’1’ Mise à ’1’ de la sortie
Reset = ’1’ Mise à ’0’ de la sortie
Set = Reset = ’0’ Maintien, la sortie conserve sa valeur
Set = Reset = ’1’ Interdit
Set Bascule RS
Q
Reset asynchrone
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Bascule RS
Bascule RS asynchrone
Conception d’une bascule RS :
L’évolution dépend de l’état présent, nous le rajoutons comme entrée dans la TDV
Table de vérité
R S Q Q+
0 0 0 0 Maintien
Q : Etat présent de la 0 0 1 1 Maintien
bascule RS 0 1 0 1 Set
Q+ : Etat futur de la 0 1 1 1 Set
bascule RS 1 0 0 0 Reset
1 0 1 0 Reset
1 1 0 φ Interdit
1 1 1 φ Interdit
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Bascule RS
Bascule RS asynchrone
Conception de la bascule RS :
Etablir l’équation simplifiée de Q+ à l’aide d’une table de Karnaugh
Dessiner le schéma logique de Q+
Connecter le signal Q sur Q+
Transformer le schéma logique en utilisant des portes NOR et des inverseurs NOT
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Bascule RS
Bascule RS asynchrone
Table des transitions
R S Q+ Symbole CEI
0 0 Q Set S Q
0 1 1
Reset R
1 0 0
1 1 φ
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Bascule RS
Bascule RS asynchrone
Schéma logique
S
Q
X
Y
R
A quoi sert la porte inverseur sur la sortie Q ?
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Bascule RS
Bascule RS asynchrone : inconvénients
La bascule RS asynchrone est sensible à toute impulsion sur ses entrées
Si durée supérieure au temps de propagation de 2 portes
⇒ Changement d’état définitif de la bascule RS
Si durée inférieur au temps de propagation de 2 portes
⇒ Etat final de la bascule RS indéterminé !
Les commutations des circuits produisent des parasites
Nos circuits génèrent des aléas
Ces parasites et ces aléas peuvent faire changer d’état une bascule RS asynchrone
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Verrou
Bascule à verrouillage (latch)
Solution pour éviter les basculements indésirables :
Verrouiller la bascule lorsque des parasites et/ou des aléas peuvent apparaître sur les
entrées
Verrouiller = mettre les entrées à l’état inactif
Ajout d’une entrée de commande, nommée G, soit :
G = ’1’ ⇒ active les actions des entrées S et R
G = ’0’ ⇒ désactive les actions des entrées S et R
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Verrou
Latch D (verrou)
But : mémoriser 1 bit de donnée, au moment souhaité
Entrées :
D : donnée
G : commande de verrouillage (gate)
Comportement :
G = ’1’ ⇒ la sortie prend la valeur de l’entrée D : cette bascule est transparente (verrou
ouvert)
G = ’0’ ⇒ la sortie conserve sa valeur
Sensible au niveau de la commande de verrouillage G
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Verrou
Latch D
Schéma logique (version utilisant une bascule RS)
(S)
D
Q
X
G
Y
(R)
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Verrou
Latch D
Table des transitions
G D Q+ Symbole CEI
0 0 Q D 1D Q
0 1 Q
G G1
1 0 0
1 1 1
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Verrou
Latch D
Compléter le diagramme suivant (LD = G)
LD
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Verrou
Décalage avec des Latchs
Registre à décalage avec des Latchs
Q0 Q1 Q2 Q3
A 1D 1D 1D 1D
G1 G1 G1 G1
Gate
Gate
Gate
A
A tp
Q0
Q0 tp
Q1
Q1 tp
Q2
Q2 tp
Q3
Q3
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Verrou
Décalage avec des Latchs (bis)
Registre à décalage avec des latchs et 2 signaux de commande
Q0 Q1 Q2 Q3
A 1D 1D 1D 1D
G1 G1 G1 G1
Gate
Gate Gate
A A
Q0 Q0
Q1 Q1
Q2 Q2
Q3 Q3
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Verrou
Principe de bascule "maître-esclave"
Soit le schéma de principe d’une bascule sensible au flanc basé sur une bascule
maître-esclave :
A Qm Qe Q
1D Q 1D Q
G1 G1
Horloge
Horloge
A
Qm
Q = Qe
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Verrou
Principe de bascule "maître-esclave"
Problème dans le fonctionnement de ce schéma :
A Qm Qe Q
1D Q 1D Q
G1 G1
Horloge
Horloge
/Horloge
tp
Zone où les 2 latchs sont ouverts. Risque que l’état de
l’entrée A passe à travers les 2 latchs simultanément !
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Verrou
Bascule "maître-esclave"
Bascule constituée de 2 Latchs avec 2 signaux gates inversés
Ces deux signaux ne doivent pas être actifs simultanément
D Qm Qe Q
1D Q 1D Q
Gate
G1 G1
Horloge
nGate
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Verrou
Bascule "maître-esclave"
D Qm Qe Q
1D Q 1D Q
• Analyse du fonctionnement interne Gate
G1 G1
Horloge
nGate
Horloge
Gate
nGate
D
Qm
Q = Qe
Le comportement correspond à une bascule sensible au flanc
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Bascule D
Flip-flop D ou bascule "Edge trigger"
Comportement :
Si un flanc montant ou descendant (suivant la polarité choisie) se présente sur l’entrée
d’horloge, la sortie prend à cet instant la valeur de l’entrée D
Bascule sensible sur un flanc
avec le signal Horloge comme entrée d’autorisation
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Bascule D
Bascule D
Table des transitions Table des transitions synchrones
Horloge D Q+ D Q+
0 0 0 0
1 1 1 1
Polarité du flanc
Symbole CEI
Flanc montant
D 1D Q
Horloge C1
Flanc descendant
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Bascule D
Bascule D : Schéma interne
X
Q
Y
nQ
Horloge
Z
D
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Bascule D
Exercice
Complétez le chronogramme suivant pour :
un flip-flop D et pour un verrou (latch)
CLK
Qbascule
Qverrou
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Bascule D
DFF : Caractéristiques dynamiques
Les caractéristiques dynamiques découlent du fonctionnement autonome du flip-flop
L’étude du fonctionnement de la bascule maître-esclave montre ce fonctionnement
autonome (similaire pour un flip-flop)
Horloge
tset-up thold
D Stable Stable
tpDFF
Q
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Bascule D
DFF : Caractéristiques dynamiques
Description des différents timings :
tset−up : temps de set-up
Temps pendant lequel la flip-flop prépare les signaux internes du 1er étage pendant que
Horloge est à ’0’
thold : temps de maintien
Temps pendant lequel l’entrée doit être stable pour permettre le changement de l’état de
l’horloge de ’0’ à ’1’ sans perdre l’état interne
thold est très souvent nul, 0 ns
tpDFF : temps de propagation de la bascule
Temps de propagation entre le changement de l’horloge et la sortie
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Bascule D
DFF : Reset
Au démarrage d’un système il faut pouvoir placer les bascules dans un état
déterminé
⇒ Reset ou Set asynchrone
Reset (ou clear) actif ⇒ La sortie prend immédiatement la valeur 0
Set actif ⇒ La sortie prend immédiatement la valeur 1
Symbole souvent utilisé pour la bascule :
Set
D D Q Q
CLK Q Q
Clear
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Bascule D
Bascule T (toggle)
Bascule sensible au flanc :
Si T = 0 alors la sortie est maintenue
Si T = 1 alors la sortie Q est inversée
Table des transitions synchrones Symbole CEI
T Q+ T 1T Q
0 Q Horloge C1
1 not Q
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Bascule D
Types de bascules bistables / entrées
Asynchrone :
type SR (Set, Reset)
Latch (sensible au niveau) :
type D
Flip-flop (sensible au flanc) :
type D (delay)
type DFFE (delay with enable)
type JK (préféré au SR)
type T (toggle)
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