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Université Badji Mokhtar; ANNABA

Département d'électronique

TD N° 2 / FPGA et VHDL

Exercice 1:

1 Etablir la table de vérité et le schéma du demi-additionneur 1bit.


2 En déduire la table de vérité d’un additionneur complet 1bit.
3 Ecrire le programme VHDL pour les deux cas.

Exercice 2:

1 Ecrire le programme VHDL de la fonction réalisée par le circuit suivant :

Exercice 3:

1 Réaliser sous VHDL, un générateur (détecteur) de parité impaire à 3 entrées.


2 Réaliser sous VHDL, un multiplexeur 2-1 en utilisant une affectation
conditionnelle puis sélective.
3 Quelle est la fonction réalisée par ce circuit ?
4 Ecrire le programme VHDL correspondant (s1 & s2=SEL).
Université Badji Mokhtar; ANNABA
Département d'électronique

Exercice 4:

Soit le code VHDL suivant :

1 Donner le chronogramme temporelle contenant a,b, c, s1, s2,s3 et s4 en


considérant le testbench suivant :

a <= ‘0’, ‘1’ after 5ns, ‘0’ after 10ns, ‘1’ after 15 ns, ‘0’ after 20ns;
b <= ‘1’, ‘0’ after 10ns ; ‘1’ after 20ns ;

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