FABRICATION
DES CIRCUITS INTEGRÉS
REALISÉ PAR : ENCADRÉ PAR :
ELGHAZI MOHAMMED AMINE PR. ELBARBRI
2024-2025
SOMMAIRE
01
Introduction 02
Historique 03
Fabrication CMOS
04
Étapes Front-end : 05
Techniques De
Caracterisation 06
Exemples CMOS
01
Définition des circuits intégrés
et leur importance:
Un circuit intégré (IC) est un dispositif électronique miniaturisé dans lequel des composants actifs
(comme les transistors) et des composants passifs (tels que les résistances, les condensateurs et
parfois les inductances) sont fabriqués sur une puce en matériau semi-conducteur, généralement du
silicium. Ces composants sont interconnectés pour réaliser des fonctions spécifiques telles que
l'amplification, le traitement de signaux, ou l'exécution d'opérations logiques. Les circuits intégrés
sont au cœur de la plupart des appareils électroniques modernes, des microprocesseurs aux puces
de mémoire.
“Le Intel C4004 :
premier
microprocesseur
commercial au
monde, lancé en
1971“
02
Bref historique et évolution
L'évolution des microprocesseurs, du transistor
bipolaire au CMOS, illustre les progrès fulgurants de l'électronique. La loi de Moore, prédisant le
doublement du nombre de transistors tous les deux ans, a guidé cette progression exponentielle.
Cette densification a permis une augmentation spectaculaire de la puissance de calcul, passant de
quelques milliers de transistors dans les années 70 à plusieurs milliards aujourd'hui, tout en
réduisant la consommation énergétique. Cette course à la miniaturisation a révolutionné
l'informatique, rendant possible l'omniprésence des appareils numériques dans notre quotidien.
03
La technologie CMOS (Complementary Metal-Oxide-Semiconductor) est au cœur de la fabrication
moderne des microprocesseurs, offrant une faible consommation d'énergie et une haute densité
d'intégration. Le processus de fabrication se divise en deux phases :
Fabrication CMOS
Le front-end se concentre sur la création des transistors sur le wafer de
le back-end, qui s'occupe de l'interconnexion des
silicium, impliquant des étapes critiques comme le dépôt de couches, la
composants.
photolithographie et le dopage.
La surface du wafer est
couverte de motifs
répétitifs en or sur un
fond sombre. Ces motifs
représentent
probablement des
circuits ou des
composants
électroniques.
Du silicium au circuit intégré : Front-end vs Back-end
Vue d'ensemble
Wafer de silicium
Back-end : Interconnexions et finalisation
↓ Création des contacts
Préparation du substrat Niveaux de métallisation
Front-end : Formation des composants actifs
Préparation du substrat ↓ Passivation
Température plus basse (<400°C)
Création des zones actives (transistors) Création des zones actives
Formation des grilles Focus sur la fiabilité des interconnexions
↓
Température élevée (>1000°C)
Environnement ultra-propre critique Formation des transistors
↓
Création des contacts
↓
Métallisation multicouche
↓
Passivation finale
Points clés du processus
Environnement salle blanche CMOS cross section SEM
Contrôle précis des paramètres
Plus de 300 étapes individuelles
CMOS chip die Durée typique : 6-8 semaines
04
Detector and
feedback
electronics
Étapes Front-end : Photodiode
Laser
A. Préparation du substrat
Découpe des wafers (tranches de silicium) Cantiliever Séchage
Polissage mécano-chimique (CMP) Sample surface & tip
Nettoyage RCA initial :
PZT
RCA1 : élimination particules organiques
RCA2 : élimination contaminations métalliques
La caractérisation dans le front-
end CMOS, c'est comme faire un
B. Formation des puits "check-up médical complet" de
Oxydation initiale notre circuit en fabrication. Elle se
Photolithographie des puits déroule en 4 grands :
Observation physique , Tests
Implantation des puits N et P électriques , Analyse chimique ,
Recuit de diffusion (drive-in) Contrôle en production .
C. Isolation des composants D. Formation de la grille E. Régions source/drain
Formation STI (Shallow Trench Isolation) Oxydation de grille (quelques nm) Formation des espaceurs
Gravure des tranchées Dépôt poly-silicium Implantation LDD (Lightly Doped Drain)
Dépôt d'oxyde Gravure de grille Implantation source/drain
Planarisation CMP Activation des dopants
Nettoyage par ultrasons
Préparation - Utilise des ondes sonores à haute fréquence dans un bain de
du wafer solvant
- Efficace pour détacher les particules de la surface
Nettoyage RCA
Développé par Radio Corporation of America
Comprend généralement trois étapes :
a) RCA-1 (SC-1) : mélange d'eau, peroxyde d'hydrogène et
d'hydroxyde d'ammonium.
b) HF dip : courte immersion dans l'acide fluorhydrique dilué.
c) RCA-2 (SC-2) : mélange d'eau, peroxyde d'hydrogène et
d'acide chlorhydrique.
Nettoyage Piranha
Mélange d'acide sulfurique et de peroxyde d'hydrogène.
Très efficace pour éliminer les résidus organiques.
Polissage Séchoir à eau à rinçage par essorage
SRD Wafer à silicium
Surface extrêmement plane et lisse.
Rugosité de surface de l'ordre du nanomètre.
Marquage
Présence d'un méplat ou d'une encoche pour indiquer
L'orientation cristalline.
c'est une étape cruciale pour ajuster les propr.iétés électriques des semi-conducteurs. En dopant le silicium avec des
Dopage éléments comme le phosphore (dopage de type n) ou le bore (dopage de type p), on peut contrôler la conductivité et créer les
zones nécessaires pour les composants actifs, tels que les transistors .
Le dopage sélectif, réalisé par implantation ionique, crée les régions N et
P nécessaires au fonctionnement des transistors CMOS. La croissance
d'oxyde de grille, souvent par dépôt chimique en phase vapeur (CVD),
forme la couche isolante cruciale. Le dépôt du polysilicium pour les grilles
et la gravure plasma pour définir précisément les structures complètent
les étapes principales.
Processus de dopage :
Implantation ionique :
Diffusion thermique :
Principe : Cette methode est plus avancée et precise
Principe : On utilise la chaleur pour faire
que la diffusion thermique pour introduire des dopants
pénétrér les atomes dopants dans le
dans un semi- conducteur .
réseau cristallin du semi-conducteur . Four de
dopage de
a.Production des ions : On
la cathode
a.Depot : Une couche contenant par commece par ioniser les atomes
les dopants est déposée sur la diffusion dopants ;
thermique
surface du semi conducteur.
b.Acceleration des ions : les ions
b.Chauffage: L'ensemble est chauffé produits sont accélérés par un
à haute température 800 C- 1200C. champ électrique , afin de pénétrer
la surface du Si . implanteur ionique
c.Diffusion: Les atomes dopants se c.Implantation dans le semi conducteur : On les ions
déplacent dans le matériau grâce à
s’ implantent à une profondeur demandant de leur energie
l'énergie thermique.
cinétique .
Méthodes De
Déposition Processus :
Le Warfare de SI est plastique Dans un four à haute
température (typiquement 900 - 1200 C).
L oxydation thermique L'oxygène ou la vapeur d'eau est introduit dans le
Principe de base : four.
L'oxyde croît à la fois vers l'intérieur du SI et vers
Le Si réagit avec Avec l'oxygène À haute
l'extérieur.
température pour former le dioxyde de silicuim
Type d'oxydation
thermique :
Oxydation sèche :
Utilise de l'oxygène pur. Produit en oxyde de
meilleure qualité, Mais plus lentement.
Oxydation humide humide :
Utilise de la vapeur d'eau Plus rapide ,Mais
de qualité légèrement Inférieure .
Méthodes De Sputtering :
Déposition Elle consiste à bombarder une cible (cathode) avec des
ions énergétiques pour en extraire des atomes qui vont se
déposer sur un substrat (anode).
Dépôt Physique en étapes :
phase vapeur. Pvd
Création d'un plasma , on introduit un gaz inerte,
L'évaporation thermique : souvent argan dans une chambre sous vide, on
applique une tension électrique élevée entre la
Vaporisation Le matériau source est vaporisée par cathode cible et l'anode substrat. Cela ironise le gaz,
des moyens physiques généralement par chauffage ou crément en plasma.
Bombardement avec des ions .
Bombardements de la cible Les ions positifs du
Transport Les atomes ou molécules vaporiser se
plasma sont accélérés vers la cathode. Ils percutent la
déplacent à de la source vers le substrat.
surface de la cible avec grande énergie.
Condensation. Les particules se condensent sur le
Éjection d' Atome. L'impact des ions
substrat pour former la couche mince.
arrachent des atomes ou des agrégats
datant de la cible. Ces particules sont
injectées dans toutes les directions.
Dépôt sur le substrat, une partie des
atomes éjectés se dépose sur le
substrat. Ils forment progressivement
une couche mince du matériau de la
cible
Méthodes De Le CVD consiste à faire
Déposition réagir des composés
gazeux précurseurs à la
Dépôt Chimique en phase surface d'un type très
vapeur. Cvd chauffé pour former un
dépôt solide.
étapes :
Introduction des gaz précurseurs dans la chambre de réaction .
Transport des réactifs vers la surface du substrat .
Absorption des réactifs sur la surface .
Réaction chimiques à la surface Pour former le dépôt .
Desorption des sous-produits gazeux.
Évacuation des sous-produits de la Chambre.
Types de CVD.
CVD thermique : Utilise la chaleur pour activer les réactions
PECVD (Plasma-Enhanced CVD) :Utilise un plasma pour activer les
réactions.
MOCVD(Metal-Organic CVD) : Utilise des précurseurs Organométallique
ALT (Atomique layer deposition) : Forment le dépôt, couche atomique
par couche atomique.
Photolithographie
1.P Préparation du substrat :
La surface est déshydratée par chauffage
pour améliorer l'adhérence de la résine.
2. Dépôt de la résine photosensible:
Elle est generalement appliquée par centrifugation (spin coating) , l’epaisseur 3. Développement :
de la résine est contrôlée par la vitesse de rotation et la viscosité. Un recuit -Poure une résine Positive,les zones
doux (Soft Bake) est effectué pour évaporer les solvants et densifier la resine. exposées deviennent solubles dans le
développeur .
2. Exposition : -Pour les zones négatives , l ‘invese: les zones
Le masque est une plaque en Quartz avec des motifs en chrome; non exposées sont dissoutes.
L ‘alignement précis du masque avec le wafer est crucial , utilisant des -Le développement peut se faire par
marques d’alignement. L’exposition se fait en généralement avec une lumière imersion ou Pulvérisation .
UV (192 nm ou 248 nm) .
Le développeur solution chimique spécifique Qui a pour rôle dissoudre
sélectivement les parties de la résine positive qui ont été exposées à la
lumière UV Tout en laissant les Parties non exposées
Processus Le Wafer Avec la résine exposée Est immergé. Dans le
développeur OU le développeur est pulvérisé sur leur wafer.
Masques & Masque
Résine C'est une plaque généralement en quartz avec
des motifs opaques et transparents qui
représentent le design du circuit.
La Résine photosensible:
C'est un matériau polymère dont les propriétés chimiques
change lorsqu'il est exposé à la lumière. Elle joue un rôle Le design du circuit
essentiel en permettant le transfert du motif du masque vers est d'abord créé
le substrat.
par ordinateur en
Composition utilisant des
Matrice Composé logiciels cao.
Un solvant
polymère photosensible Ce design est ensuite transféré sur le masque en
Qui Permet
Donne la utilisant des techniques de lithographie, a fait saut
Qui réagit à la l’application de la
structure de d'électrons ou laser.
lumière. résine en couche
base . Une lumière UV
fine . Le masque est placé au-
est projetée à
Types de Résine. dessus du waffeur
travers le
Positive : Les zones exposées à la lumière deviennent recouvert de résines
masque.
solubles dans le développeur. photosensibles.
Négative : les zones exposées à la lumière deviennent
Le masque détermine directement le
insolubles dans le développeur. MASQUE
motif qui sera créé sur le Wafer. Le
Vs
masque Et l'outil qui permet de
MOTIF
transférer ce motif sur Le Wafer .
Elle intervient après l’exposition et le developpement de la résine
Gravure photosensible dans le processus de lithographie . Son but est de transférer
Le motif créé dans la résine vers la couche sous-jacente du substrat .
couche sous-jacente : C'est la couche de matériaux qui se
trouve directement sur la résine photo sensible et qui est la
1. Préparation : Le Warfare arrive à cette étape avec cible du processus de gravure.
une couche de résine photosensible structurée selon
le motif désirée. Fin de gravure :
Les zones ou la résine a été éliminée lors du Le processus est arrêté une fois la profondeur désirée
développement, expose la couchent à graver . atteinte, l'affaire est nettoyé pour éliminer les résidus
de gravure.
2. Choix de la méthode de gravure :
Retrait de la
Gravure humide : utilise de solutions Résine
chimiques pour dissoudre le matériau exposé .
Après la gravure, la
Souvent isotrope (grave dans toutes les
Résine restante et
directions) .
élimine. C'était à
Gravure sèche : utilise des plasmas ou de gaz preuve, elle, le motif
réactifs . final gravé dans la
Généralement plus anisotrope (grave couche cible.
principalement Dans une direction)
04
Le Back-End regroupe l'ensemble des étapes permettant de transformer
un wafer avec ses puces en composants électroniques utilisables .
back-end
Planarisation
Dépôt de la couche diélectrique La surface de l ILD est aplanie par polissage mécano-
inter-niveau (ILD) chimique (CMP) .
cela assure une surface uniforme pour les étapes
Une couche isolante, (souvent en oxyde de
suivantes .
silicium ), est déposée sur les transistors. Cette
couche isole électriquement les transistors des
interconnexions métalliques. Metallisation - Premier Niveau :
Une couche de métal (Al ou Cu) est déposée
sur le premier niveau de metal .
Formation des contacts
Des trous sont gravés dans l ‘ILD jusqu’aux
régions actives des transistors .
Ces trous sont remplis de métal conducteur
(souvent du tungstène)
Ces contacts relient les transistors aux premiers
Depot du dielectrique inter-
niveaux d’Interconnexion. metallique :
Une nouvelle couche isolante est
déposée .
Formation des vias
Des trous sont gravés dans ce diélectrique . Repetion des niveaux de
Ces trous sont remplis de métal pour former metallisation Passivation
des connexions verticales (vias) entre les
Les étapes 4 & 6 sont répètes pour chaque Une couche finale protectrices (nitrure de Si )
niveaux de métal .
niveau d‘interconnexion est déposée sur toute la puce .
Les Puces modernes peuvent avoir jusqu'à 15
niveaux ou + .
Caractérisation
Mécanique
Nanoindentation :
Méthode de test mécanique à l'échelle
Caractérisation
Optique
Ellipsométrie :
Technique de mesure optique non-destructive.
05
techniques de
caractérisation
nano/micrométrique . Détermine l'épaisseur et les indices optiques des
Évalue la dureté et le module d'élasticité couches minces.
des couches minces . Contrôle l'uniformité et la composition des dépôts.
Permet de caractériser les contraintes
résiduelles dans les matériaux .
Spectroscopie Raman :
Identification des matériaux.
Microscopie à Force Atomique (AFM) :
Détection des contraintes
Imagerie 3D à l'échelle nanométrique.
résiduelles.
Mesure des propriétés mécaniques des
Analyse de la cristallinité des
couches.
couches.
Analyse de la rugosité de surface.
Étude des défauts structuraux.
Contrôle de la déformation des matériaux.
Tests Paramétriques
Tests Sous Pointes : Mesure de la résistivité des couches.
Mesures de caractéristiques I-V Caractérisation des capacités parasites.
Caractérisation
Électrique Évaluation des paramètres des transistors Évaluation des tensions de seuil.
Contrôle des résistances de contact Extraction des mobilités des porteurs.
Analyse des courants de fuite
finition du Conditionnement et Livraison
circuit Marquage, étiquetage et emballage du composant.
Stockage dans des conditions adaptées.
Expédition et livraison aux clients.
Tests et Tri
Tests électriques complets sur chaque puce .
Identification et tri des puces fonctionnelles. Règles de
Marquage et enregistrement des performances.
Dessin
Découpe et Séparation
Découpe précise du wafer avec une scie Règles de Design Dimensionnel :
diamantée.
Récupération des puces individuelles (dies). Respect des dimensions minimales des motifs
(longueur de grille, espacement, etc).
Nettoyage et inspection avant assemblage.
Prise en compte des tolérances de fabrication.
Dimensionnement adapté à la technologie utilisée.
Assemblage et Boîtier
Collage de la puce dans un boîtier.
Connexion des plots de la puce aux broches du boîtier (wire bonding). Règles de Layout :
Encapsulation de la puce dans une résine epoxy. Placement optimal des composants pour
minimiser les interconnexions.
Tests Finaux Respect des espaces de sécurité entre éléments.
Validation complète des paramètres électriques. Orientation cohérente des composants.
Tests en température et en conditions extrêmes.
Assurance qualité et contrôle final.
06
Exemples CMOS
Analyse de design d'inverseur CMOS
Avec les layout NMOS et PMOS déjà réalisé, il est facile de les
combiner dans un circuit inverseur CMOS.
Pour réalise une inverseur CMOS, on connecte un layout
NMOS et un layout PMOS on utilisons du polysilicium. Apres
Analyse des Transistor NMOS et PMOS on ajoute un contact métallique avec un couche de métal 1
La conception d'un dispositif MOSFET simple, peut être réalisé de deux pour réaliser un point d'Access pour le signal d'Entrée comme
manières dans Microwind : dessin de chaque couche à la main ou en
dans la Fig.3.5.
utilisant le générateur de layout dans le logiciel.
La version Microwind utilisée dans la simulation intègre 3 types de pré- FIg3.5
configurations de MOSFETS dans le générateur de layout : le MOS à faible
fuite (A), le MOS à grande vitesse (B) et le MOS à haute tension (C). Les
figures (A), (B) et (C) montre les 3 layout pour les comparaisons.
Simulation d'inverseur CMOS
dessiner la grille en utilisant du polycium , ajoutez la diffusion n+
pour le transistor NMOS (pour PMOS Nous ajoutons la diffusion
p+) et ajoutons l'espace n-well , ajouter des couches métalliques
puis ajouter des contacts sur le drain et la région source , ajouter
les paramètres du Simulation
Fig3.2
Simulation d'inverseur CMOS
A B C Dans notre simulation de
l'inverseur, Le nœud "Entrée"
Simulation des Transistor NMOS et PMOS reçoit un signal d'horloge et le
Dans cette simulation, nous utiliserons un NMOS à nœud "Sortie" est la sortie du
faible fuite et un PMOS représentés sur la Fig.3.2. CMOS .
L'horloge Vg est réglée à la moitié de la fréquence
de l'horloge Vs, afin de tester tous les
Combinaisons possibles de conductance pour
NMOS et PMOS.
