STIC A - SYSTÈMES INFORMATIQUES

L’ORDINATEUR

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 L’ORDINATEUR

§ Des interfaces d’entrées : souris, clavier, écran tactile, etc.

§ Un boîtier appelé unité centrale traite l’information :

– Une alimentation
– Un ventilateur : pour refroidir l’ensemble
– Une carte mère : centre de l’ordinateur
– Un processeur et son radiateur
– Des mémoires :
§ Mémoire vive : stockage temporaire des données
§ Disque dur : stockage durable
§ Et d’autres amovibles : disquettes, CD, DVD, etc.
– Des cartes additionnelles : réseau, son, graphique, etc.

§ Une interface de sortie : écran, lunettes, système

stéréoscopique…

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 LES TYPES D’ORDINATEURS DE BUREAU : LE PC

§ Apparait en 1981 avec l’IBM PC basé sur les principes :

– Architecture ouverte, c'est-à-dire assemblée à partir de composants
existants dans d'autres sociétés
– Processeurs compatibles entre eux (Intel, AMD)

§ Evolution des processeurs

– Initialement Intel 8088 à 4,77 MHz
– Aujourd'hui Intel et AMD multicoeurs à 4 GHz

§ Système d’exploitation
– Initialement MS/DOS
– MacOS (~9%), Linux (~2%)
– Majoritairement Windows (~89%)

§ Environ 90% de part de marché

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 LES TYPES D’ORDINATEURS DE BUREAU : LE MAC

§ Le Mac lancé en 1984 par Apple, premier micro à proposer

– Une interface graphique avec des icones
– Une souris (date de 1968)
– Un lecteur de petites disquettes 3,5 pouces (400 KO)

§ Evolution des processeurs

– Initialement équipés de processeurs Motorola
– Puis équipés d’IBM PowerPC jusqu'en 2006
– Embarque tous aujourd'hui des processeurs Intel identiques aux PC

§ Systèmes d’exploitation
– Majoritairement MAC OS
– Peut exécuter Windows et Linux

§ Environ 9% de part de marché

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 STIC A - SYSTÈMES INFORMATIQUES

LA MÉMOIRE PHYSIQUE
 LES MÉMOIRES ROM

§ Read-Only Memory (ROM), mémoire non volatile, mémoire morte

§ Mémoire non volatile : permet de conserver l’information

– Ne s'efface pas lorsque le support n'est pas alimenté
– Le contenu est fixé lors de la programmation
– Peut être lue mais pas modifiée

§ Evolution des technologies

– Le contenu est fixé lors de la fabrication
– N'est pas prévue pour être modifiée mais techniquement possible

• Utilisation
– Instructions de démarrage d'un ordinateur BIOS
– Table de constante ou de conversions
– Jeux vidéos anciennes générations (cartouche)

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 LES MÉMOIRES ROM

§ Les types de mémoires non volatile

– Type ROM : contenu figé (Read-Only Memory)
– Type PROM : programmable une fois
– Type EPROM :
• Programmable électriquement
• Effaçable (ultra violet)
– Type EEPROM :
• Programmable et effaçable (impulsions électrique)
• L'information est stockée grâce au piégeage d’e- dans des transistors
– Type Flash EEPROM : Similaire à l’EEPROM mais permet la
modification de plusieurs espaces mémoires en une seule opération

§ Cas du BIOS : EEPROM soudé à la carte mère

– Préconfiguré en usine pour la carte mère
– Paramétrable grâce au programme « setup »

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 LA MÉMOIRE PERSISTANTE

§ La mémoire persistante d’un ordinateur est classiquement le

disque dur

§ Il est le support de stockage des programmes et des données

– Mémoire peu chère, mais très lente (pour le processeur)
– Mémoire de grande capacité : 250 Go à 16 To

§ Le disque peut être subdivisé en plusieurs parties appelées

partitions

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 LE DISQUE DUR MÉCANIQUE

§ Le disque dur mécanique est composé de plateaux en rotation :

3 600, 4 200, 5 400, 7 200, 10 000 et 15 000 tours/minute

§ Les plateaux sont divisés en éléments de base : cylindres, pistes

et secteurs (généralement 512 octets/secteur)

§ La lecture et l'écriture (des particules magnétiques positives ou

négatives codant des 0 ou des 1) se fait grâce à des têtes situées
de part et d'autre de chacun des plateaux
secteur
piste

bras

cylindre: ensemble de
pistes auxquelles on
accède sans bouger le
bras plateaux têtes

Peut nécessiter une défragmentation Des tampons dans les disques permettent un stockage
en fonction du système de fichier des données lues à l’avance : 2 à 32 Mo

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 LE DISQUE DUR SSD

§ Les disques SSD (solid-state drive) sont des mémoires de masse à

semi-conducteurs réinscriptible
– Mémoires non volatiles de type Flash EEPROM
– Accès plus rapide que le modèle mécanique : ~ 0,1ms (vs. 10ms)
– Faible consommation
– Egalement utilisée pour les clés USB, les cartes mémoires
(téléphones, PDA, appareil photo…) et les disques SSD

§ Deux propriétés essentielles

– Se dégrade à chaque d'écriture jusqu’à un point où le taux d'erreurs
ne permet plus l’utilisation des cellules mémoire : importance du
contrôleur et de sa politique de gestion des écritures
– Les mémoires sont organisés en block et planes selon différents
modèles architecturaux (e.g. NAND ou NOR) qui conditionne les
modalités d’adressage et de lecture/écriture (par octet ou par pages)

Ne jamais défragmenter un SSD!

STIC A - Systèmes Informatiques 10 Département Informatique, École Navale

 LA MÉMOIRE VIVE (1/2)

§ La mémoire vive souvent appelée RAM (Random Acces Memory)

– Mémoire a accès direct par opposition à un accès séquentiel
– Elle conserve les données en cours d’exécution et/ou de traitement
par le processeur
– Mémoire à accès rapide (de l’ordre de 20 ns)
– Mémoire de capacité moyenne : entre 1 GO et 32 GO

§ Mémoire dite dynamique (Dynamic RAM)

– Elle est volatile
– Perte de la valeur mémorisé (quelques millisecondes) : implique un
rafraîchissement électrique constant par le gestionnaire mémoire

§ Les 2 principaux types de barrettes :

– SIMM : Single In-line Memory Module SIMM, 30 ou 72 broches

– DIMM : Dual In-line Memory Module

DIMM, différents brochages

STIC A - Systèmes Informatiques 11 Département Informatique, École Navale

 LA MÉMOIRE VIVE (2/2)

§ Physiquement, il s’agit d’une matrice composée de transistors et

de condensateurs
– Élément de mémorisation : 1 transistor (dit à effet de champ) et un
nano-condensateur pour coder 1 bit
– Pour adresser un mot mémoire, on utilise 1 multiplexeur pour
sélectionner la ligne et 1 multiplexeur pour sélectionner la colonne
– L’information est lue ou écrite en attribuant la valeur 0 ou 1 à chaque
bit du mot mémoire sélectionné Donnée

Sur les architectures 32 bits

(e.g. Pentium 4), les adresses

MX1
e0
et les mots mémoires ont une
e1
longueur de 32 bits
e2

Élément de
MX2
mémorisation
e3 e4 e5

STIC A - Systèmes Informatiques 12 Département Informatique, École Navale

 LA MÉMOIRE CACHE (1/4)

§ Les mémoires caches sont des antémémoires permettant

d'accroitre les performances
– Situées entre les circuits de traitement du processeur et la RAM
– Elles agissent comme des mémoires tampon à accès rapide
– Mémoire de faible capacité : de 8Ko à 8Mo

§ Les mémoires caches fonctionnent parce que les mêmes

instructions sont réutilisées de multiples fois (trois principes
fondamentaux guident le pre-fetching) :
– La localité spatiale indique que l'accès à une donnée va probablement
être suivi d'un accès à une donnée dans une zone proche en mémoire
– La localité temporelle indique que l'accès à une zone mémoire à un
instant donné a de fortes chances de se reproduire dans la suite
immédiate du programme
– Localité séquentielle repose sur le fait que 70 à 80% des instructions
s’exécutent toujours en séquence

STIC A - Systèmes Informatiques 13 Département Informatique, École Navale

 LA MÉMOIRE CACHE (2/4)

§ Mémoire statique volatile (Static RAM)

– Contrairement à la mémoire dynamique, elle ne nécessite pas de
rafraîchissement électrique périodique
– Toutefois, comme la mémoire dynamique, elle nécessite d’être
alimentée pour conserver ses informations
– Plus chère que la RAM mais plus rapide (accès en quelques cycles)

§ Le type SRAM :
– Le bit mémoire d'une SRAM est composé d'une bascule
– Chaque bascule contient entre 4 et 6 transistors
– Pas de rafraîchissement, l’information conservée
Bascule
– Rapides (1 à 5 ns) mais plus chères que la DRAM

§ Les mémoires caches sont organisées en lignes et en mots

« mappés » avec la mémoire (associatif, direct, …)

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 LA MÉMOIRE CACHE (3/4)

§ On distingue la mémoire cache par niveaux :

– 1er niveau (L1) : de 8 à 256 Ko
• Un cache de données généralement séparé du cache d'instructions
• Un cache (données et instructions) par cœur
– 2nd niveau (L2) : de 64 Ko à 4 Mo
• Désormais systématique dans les processeurs modernes
• Différentes associations : 1 par cœur ou pour plusieurs cœurs
– 3ième niveau (L3) : de 2 à 15 Mo
• Moins fréquent il est généralement dans le processeur (mais peut se
situer hors de la puce)
• Généralement 1 par processeur (i.e. 1 pour plusieurs cœurs)

§ Intégré ou pas au processeur selon le niveau et l’architecture

– Sur la carte mère (L2 Celeron, L3 I7) : Vbus système ≅ 40 cycles
– Dans le processeur (L2 Core 2) : VCPU ≅ 2 cycles
– Sur la carte slot (L2 P3) : VCPU / 2 ≅ 5 cycles

STIC A - Systèmes Informatiques 15 Département Informatique, École Navale

 LA MÉMOIRE CACHE (4/4)

Processeur Quadri-Cœurs
AMD Phenom
Mémoire cache L2 : 4 * 512 Ko

(512Ko L2, 2Mo L3)

Mémoire cache L1 : 8 * 64 Ko
Mémoire cache L3 : 2 Mo partagés

STIC A - Systèmes Informatiques 16 Département Informatique, École Navale

 LES REGISTRES

§ Les registres sont de petites mémoires formées de bascules (porte

logique séquentielle) qui codent chacune un bit
– Taille de 4 à 128 bits
7 0
– Volatile, chère, très rapide (accès en un cycle)
registre 8 bits

§ Registres de l’architecture x86

– 8 registres 16 bits généraux mais traditionnellement utilisés pour des
fonctions précises (parfois implicite selon l'instruction utilisée)
• AX, BX, CX, DX : accumulateur, adresse, compteur, donnée, E/S
• SI, DI : calcul d’index pour l’adressage mémoire
• BP, SP : gestion de la pile
– 4 registres pour l’adressage des segments mémoire : CS (code), DS
(données), SS (pile), ES (extra)
– 2 registres de fonctionnement
• IP (ou PC) : pointeur d'instruction
• FLAGS : le registre d’état dans lequel chaque bit est un drapeau

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 HIÉRARCHIE MÉMOIRE
A

Le disque dur
contient une B Un bloc du programme est
application à chargé en mémoire vive
exécuter

Mémoire
volatile
(RAM)

Cache L2
Lorsque le processeur exécute l’instruction et qu’il a
E besoin des données, celles-ci sont automatiquement
chargées dans le cache de niveau 1

Cache Cache
données instructions D C

Les instructions sont Un sous-ensemble

mises en cache, elles du bloc est chargé
Cache L1 sont prêtes pour un en cache
traitement par le
processeur

Le processeur utilise ses registres pour les calculs

F
intermédiaires, les résolutions d’adresses, etc. Registre
31 24 23 16 15 8 7 0

STIC A - Systèmes Informatiques 18 Département Informatique, École Navale

 HIÉRARCHIE MÉMOIRE

STIC A - Systèmes Informatiques 19 Département Informatique, École Navale

 STIC A - SYSTÈMES INFORMATIQUES

LE PROCESSEUR
 LE PROCESSEUR

§ Le processeur (CPU, pour Central Processing Unit) permet :

– De manipuler des informations numériques (codées sous forme
binaire)
– D’exécuter les instructions (souvent décomposées en microcodes)
stockées en mémoire (notamment les opérations arithmétiques et
logiques)
• Exécute les instructions machine des programmes informatiques
– De contrôler son l’état et ceux des autres composants de l’ordinateur
et d’ordonner les prises de décisions

§ Le processeur est un circuit électronique cadencé par une horloge

interne qui envoie des impulsions, appelées top (définit un cycle)
– La fréquence d'horloge correspond au nombre de tops par seconde,
s'exprime en Hertz (Hz) : 1GHz signifie 1 milliard de top par seconde
– A chaque top d'horloge le processeur exécute une ou plusieurs
actions, correspondant à plusieurs, une ou une partie d'instruction

STIC A - Systèmes Informatiques 21 Département Informatique, École Navale

 LA RECHERCHE DE LA PERFORMANCE

§ L’augmentation de la fréquence a longtemps été prépondérante :

– Diminue le temps d'exécution d'une instruction
– Mais soulève deux problèmes :
• Dégagement de chaleur
• Temps de propagation des signaux électriques (les signaux mettent un
certain temps à traverser les éléments du processeur ou à circuler sur un
conducteur)
– Solution jusqu’à une certaine limite : diminuer la finesse de gravure
(diminue le temps de parcours d’e- et le dégagement de chaleur)

§ Autres facteurs influençant les performances des processeurs

– Choix du jeu d'instructions
– Mémoire cache
– Techniques de parallélisation et d’optimisation des séquences
d'instructions : pipeline et architectures superscalaires
– Architecture interne : évolution vers les multi-cœurs

STIC A - Systèmes Informatiques 22 Département Informatique, École Navale

 ARCHITECTURE D’UN PROCESSEUR

§ Schématiquement, le processeur est composé

– D’une unité de traitement (UAL & FPU) qui exécute les opérations
arithmétiques ou les fonctions booléennes
– D’une unité de contrôle (Control Unit) ordonne l’ensemble des
opérations, charge et décode les instructions
– D’une unité de gestion mémoire (MMU)
– De mémoires internes : mémoire cache, registres

Unité de Unité(s) de
Cache Gestion Contrôle Commandes Traitement Cache
Instructions Mémoire & Données
Interruptions
Décodeur ALU
Prédiction
Registres de
Unité
PC & EFLAG branchement Flottante (FPU)

CPU
Registres

STIC A - Systèmes Informatiques 23 Département Informatique, École Navale

 L’UNITÉ DE CONTRÔLE

§ Au sein du processeur, le sous circuit appelé unité de contrôle

(Control Unit) coordonne les étapes nécessaires à l'exécution de
chaque instruction en indiquant aux autres parties de l'unité
d’exécution ce qu'il faut faire, et quand

§ C’est un automate de contrôle qui gère les états successifs du

processeur
– Gère le traitement et l’ordonnancement des instructions grâce à
• Une structure de traitement « pipelinée »
• Son unité de prédiction de branchement
• Des registres de contrôle (qui indique la prochaine instruction et qui
indique l’état courant du CPU)
– Pilote les accès mémoires (calculés et réalisés par la MMU)
– Pilote l’unité de traitement (FPU, ALU)

§ Chef d’orchestre dont le cycle de vie est rythmé par l’horloge

STIC A - Systèmes Informatiques 24 Département Informatique, École Navale

 PIPELINE (1/2)

§ Le traitement des instructions est composé d’actions élémentaires,

par exemple lecture, décodage, exécution, sauvegarde du résultat

§ Dans un processeur sans pipeline, une nouvelle instruction est

exécutée uniquement lorsque toutes les actions élémentaires ont
été réalisées : perte de temps

Instruction 1 Instruction 2 Instruction 3 Instruction 4

processeur à
5 étages A B C D E A B C D E A B C D E A B C D E

§ La structure de pipeline exploite cette possibilité de décomposition

des instructions en actions élémentaires
– Le processeur n’attend plus la fin d’une instruction pour commencer
la suivante (démarre 1 instruction par cycle d’horloge)
– Le pipeline est composé de plusieurs étages, chacun de ces étages
est dédié au traitement d’une ou plusieurs actions élémentaires

STIC A - Systèmes Informatiques 25 Département Informatique, École Navale

 PIPELINE (2/2)

§ Par exemple les i486 et Pentium ont 5 étages :

– A (prefetch) : lecture des instructions dans le cache instruction
– B (decode 1) : décodage de l’instruction et analyse des adresses et
des données
– C (decode 2) : décodage et gestion des branchements (un saut dans
le code)
– D (execute) : l'instruction est exécutée
– E (write back) : écriture du résultat en mémoire (registres ou cache
de données)

Étages cycle 1 cycle 2 cycle 3 cycle 4 cycle 5 cycle 6

A Instruction 1 Instruction 2 Instruction 3 Instruction 4 Instruction 5 Instruction 6

B Instruction 1 Instruction 2 Instruction 3 Instruction 4 Instruction 5

C Instruction 1 Instruction 2 Instruction 3 Instruction 4

D Instruction 1 Instruction 2 Instruction 3

E Instruction 1 Instruction 2

STIC A - Systèmes Informatiques 26 Département Informatique, École Navale

 EXÉCUTION SPÉCULATIVE ET PRÉDICTION DE BRANCHEMENT

§ L'exécution dans un pipeline craint les ruptures de séquence :

– Causées dans la plupart du temps par les branchements et lorsque le
processeur est en attente de données
– Dans la plupart des cas de rupture, il faut vider complètement le
pipeline puis le remplir de nouveau : perte de temps

§ L'exécution spéculative :
– Consiste à continuer les instructions qui suivent le branchement en
attendant la résolution de la condition du branchement ou la donnée
– Le processeur sauvegarde un point de reprise à chaque branchement
et en cas de défaillance, le contexte est restitué en un cycle d'horloge

§ La logique de prédiction des branchements permet au CPU :

– D’analyser ce qu’il a déjà fait en pareil cas de rupture
– De prédire correctement de 90 à 98 % des branchements qui vont
s'opérer
Repose sur un tampon des branches cibles (Branch Target Buffer) et une
table de l'historique des branchements (Branch History Table)

STIC A - Systèmes Informatiques 27 Département Informatique, École Navale

 L’UNITÉ DE TRAITEMENT (1/2)

§ L’unité de traitement est un circuit logique programmable chargé

d’exécuter les opérations élémentaires : c'est le calculateur du
processeur
– Utilise des données venant de la RAM (via les caches) et des registres
– Elle reçoit des ordres de l’unité de commande et effectue les
opérations binaires correspondantes
– Elle retourne un résultat et des informations sur le résultat dans le
registre d’état
31 21 15 5 0

IO
0 0 0 0 0 0 0 0 0 0 ID VIP VIF AC VM RF 0 NT OF DF IF TF SF ZF 0 AF 0 PF 1 CF
PL

Débordement (Overflow Flag)

Registre d’état (EFLAG)
du Pentium Signe (Sign Flag)
Zéro (Zero Flag)
Retenue sur BCD compacté (Auxiliary Carry Flag)
Résultat pair (Parity Flag)
Retenue (Carry Flag)

STIC A - Systèmes Informatiques 28 Département Informatique, École Navale

 L’UNITÉ DE TRAITEMENT (2/2)

§ L'unité Arithmétique et Logique (ALU, Aritmetic Logical Unit) est

chargée d’effectuer des opérations (sommes, additions, ...) sur
des nombres entiers

§ L'unité de calcul sur les réels (FPU, Floating Point Unit) est
chargée d’effectuer des opérations complexes sur des nombres
réels à virgule flottante (inclue l’unité de traitement multimédia
MMX, SEE, etc.)

§ La technologie superscalaire utilise plusieurs unités de calcul (UAL

et FPU) en parallèle pour accélérer le traitement des données
– Si n est le nombre d‘unité de traitement (UAL, FPU) alors le
processeur est dit superscalaire de rang n
– Va de paire avec une duplication de certains étages du pipeline, voire
la création de plusieurs pipelines complets

STIC A - Systèmes Informatiques 29 Département Informatique, École Navale

 L’UNITÉ DE GESTION MÉMOIRE (1/2)

§ L’unité de gestion mémoire (MMU, Memory Management Unit)

définit le mécanisme d’adressage de la mémoire

§ Le principe de mémoire virtuelle :

– Mis au point dans les années 1960, est basé sur l'utilisation d'une
mémoire de masse (type disque dur) et d’adresses virtuelles
– Permet aux programmes et au système d’exploitation de pouvoir
s'exécuter dans un environnement matériel possédant moins de
mémoire centrale que nécessaire (e.g. 64To pour le Pentium Pro)
– Permet de mettre en place des mécanismes de protection de la
mémoire
mot mémoire
adresse
§ La mémoire virtuelle paginée : Page (4-32ko)

– Mémoire virtuelle formée de zones de même taille, appelées pages

– Une adresse virtuelle est donc un couple (numéro de page,
déplacement dans la page)

STIC A - Systèmes Informatiques 30 Département Informatique, École Navale

 L’UNITÉ DE GESTION MÉMOIRE (2/2)

Gestion
Cache Unité de Cache
Mémoire Unité de Contrôle
Instructions Traitement Données

Registres CPU
Table des
La MMU calcule le numéro pages
La page de page physique et le
contenant A est décalage dans cette page
TLB : µ-table de en mémoire
translation adresse
virtuelle vers adresse
physique
La page est chargée en
Disque dur mémoire (swap in) et peut
La page maintenant être accédée
contenant A
n’est pas en
mémoire

Le processeur (unité de contrôle) RAM

souhaite accéder à une donnée en
mémoire à l’adresse virtuelle A
Quand la mémoire physique (RAM) est pleine la
(numéro de page, décalage) MMU sauvegarde les pages sur disque (swap out)

STIC A - Systèmes Informatiques 31 Département Informatique, École Navale

 VERS DES ARCHITECTURES MULTI-CŒURS (1/2)

Les threads A et B Les threads A et B Les threads A et B s’exécutent en

s’exécutent s’exécutent simultanément parallèle sur deux processeurs
séquentiellement dans 2 processeurs logiques physiques
A et B

Monoprocesseur Hyper-threading Coeur A Coeur B

État État État État État
A ou B A B A B

PC PCA PCB
PC

L1

L2

CPU Superscalaire CPU avec Hyper-threading CPU Double Coeur

Schématiquement, un thread peut être considéré comme une application en cours d’exécution. Le
thread est notamment caractérisé par un PC (program counter) qui lui est propre et qui indique l’état
courant dans l’exécution de l’application

Le « Cache and Core Recovery » permet de Le processeur Intel Polaris (prototype) présenté en
désactiver un cœur ou une partie de la mémoire avril 2007 intègre 80 cœurs. En 2011, les processeurs
cache si l'un ou l'autre est défectueux du marché intègrent entre 2 et 16 cœurs

STIC A - Systèmes Informatiques 32 Département Informatique, École Navale

 VERS DES ARCHITECTURES MULTI-CŒURS (2/2)

§ L’apparition des processeurs multi-coeurs a favoriser la

multiplication des modèles de processeurs souvent sous une
même appellation commercial

§ Par exemple la famille Intel Core 2 comprend :

– 7 architectures différentes (2 et 4 cœurs) : Conroe, Allendale,
Wolfdale, Merom, Penryn, Kentsfield, Yorkfield
– Architectures gravées en 65 et 45 nm
– Représente environ 150 variantes
Core 2 Core 2 Core 2 Core 2 Core 2 Core 2 Core 2 Core 2 Core 2
Quad Quad Duo Duo Duo Duo Duo Duo Duo
6600 9550s E6600 E6420 E6400 E6320 T7800 E4400 E4300
Fréquenc
2.40 GHz 2.83 GHz 2.40 GHz 2.13 GHz 2.13 GHz 1.83 GHz 2.60 GHz 2.0 Ghz 1.8 GHz
e
Coeurs 4 2x2 2 2 2 2 2 2 2
FSB (MHz) 1066 1333 1066 1066 1066 1066 800 800 800
Cache L2
2x4 2x6 4 4 2 4 4 2 2
(MB)
Noyau Kentsfield Yorkfield Conroe Conroe Conroe Conroe Merom Allendale Allendale

STIC A - Systèmes Informatiques 33 Département Informatique, École Navale

 TECHNIQUE DE FABRICATION (1/2)

§ La matière de base pour fabriquer un processeur est un semi-

conducteur : le silicium. Il est purifié et découpé sous forme de
galettes (appelée wafer) de très fine épaisseur

§ Une photolithographie est réalisée sur cette galette de silicium :

– Le dessin d'un circuit intégré est reproduit sur une plaque recouverte
de chrome, le photomasque, qui fera office de négatif
– Pour transférer (graver) le dessin du circuit sur la galette de silicium,
on expose celle-ci à la lumière au travers du photomasque
– On place l'ensemble dans un bain révélateur puis dans une
atmosphère de gaz actifs pour enlever les parties oxydées et faire
apparaître les circuits électroniques
– Des éléments chimiques, électriquement actifs, les dopants, sont
implantés dans les couloirs du circuit
– Enfin, le processeur est recouvert d'une protection céramique ou
plastique

STIC A - Systèmes Informatiques 34 Département Informatique, École Navale

 TECHNIQUE DE FABRICATION (2/2)

STIC A - Systèmes Informatiques 35 Département Informatique, École Navale

 PROCESSEUR INTEL 486 DX2

STIC A - Systèmes Informatiques 36 Département Informatique, École Navale

 BLOCS FONCTIONNELS (1/2)

Processeur
Intel
Pentium
(type P75/P90)

STIC A - Systèmes Informatiques 37 Département Informatique, École Navale

 BLOCS FONCTIONNELS (2/2)

Processeur Nvidia Tegra 2 :

• Double cœur ARM Cortex 1.2
GHz
• Cache L2 de 1 MO
• 2 fois 32KB de cache L1 par
cœur
• Processeur graphique ULP
GeForce intégré
• Encodeurs/décodeurs vidéo
et audio intégrés
• 2 sorties écran
• Gravé en 40 nm

Tablettes Samsung Galaxy Tab, Acer Iconia, ASUS Eee Pad, Dell Streak, …

STIC A - Systèmes Informatiques 38 Département Informatique, École Navale

 STIC A - SYSTÈMES INFORMATIQUES

ARCHITECTURE GÉNÉRALE DE L’ORDINATEUR

 ARCHITECTURE GÉNÉRALE DE L’ORDINATEUR

Disque, clavier, souris,

carte graphique, etc.

Mémoire Principale
I/O I/O I/O

Bus Système

Unité de Unité(s) de
Cache Gestion Contrôle Commandes Traitement Cache
Instructions Mémoire & Données
Interruptions
Décodeur ALU
Prédiction
Registres de
Unité
PC & EFLAG branchement Flottante (FPU)

CPU
Registres

STIC A - Systèmes Informatiques 40 Département Informatique, École Navale

 LES BUS

§ Les systèmes/éléments sont reliés par un ensemble de câbles

faisant transiter les informations (signaux électriques)

§ Besoin de communication entre tous les éléments

– Maillage complet : chaque élément relié à tous les autres éléments
– Autre solution : partage des câbles via bus

§ Le bus
– Relie plusieurs systèmes via le même câblage électrique : canal
partagé (multiplexage)
– Seuls 2 éléments communiquent simultanément
Représentation simplifié d’un
Bus Unidirectionnel Le bus bidirectionnel
bus sur 32 bits

32 bits

STIC A - Systèmes Informatiques 41 Département Informatique, École Navale

 LE BUS SYSTÈME

§ Le bus système (FSB) dispose en général de 50 à 100 lignes

séparées, classées en trois grands groupes fonctionnels: bus de
données, bus d'adresses et bus de contrôle

Mémoire
Principale I/O I/O

Bus de données

Bus d'adresses

Bus de contrôle

OUT IN
Les chipsets (pont nord et

CPU pont sud) assistent le

processeur dans ses accès à la CTRL
mémoire et aux périphériques
(réalisent un arbitrage des E/S)
BUS

STIC A - Systèmes Informatiques 42 Département Informatique, École Navale

 GESTION DES ENTRÉES/SORTIES

§ Les ordinateurs sont utilisés pour traiter et stocker des

informations issues de périphériques de toutes natures
– Le matériel et le système permet un échange d’information entre le
processeur (sa mémoire) et son environnement via un mécanisme
généralisé d’entrée/sortie (Input/Output ou I/O)
– Concerne tout élément autre que la mémoire vive : clavier, carte
réseau, disque dur…

§ L’échange d’information vers/venant de ces périphériques :

– Transite à travers les bus :
• FSB, PCI, ISA, AGP, PCI Express, EISA, MCA, VLB…
• Chaque bus a ses propres caractéristiques : taille (bits), fréquence (MHz)
– Le processeur utilise un mécanisme passif (interrogation) ou actif
(interruption) pour une demande du périphérique (par exemple
touche clavier enfoncée)

STIC A - Systèmes Informatiques 43 Département Informatique, École Navale

 GESTION DES ENTRÉES/SORTIES PAR INTERROGATION

§ La gestion par interrogation est assurée par le CPU qui vérifie

régulièrement les entrées
– Demande très peu d'effort de la part des périphériques
– Le principal désavantage des I/O programmées vient du temps perdu
par le processeur pendant le « polling » (attente active)
bus de contrôle
CPU bus d’adresse
bus de données

interface interface interface décodeur

I/O I/O I/O d’adresse

imprimante clavier

in out command status

périphérique

STIC A - Systèmes Informatiques 44 Département Informatique, École Navale

 GESTION DES ENTRÉES/SORTIES PAR INTERRUPTIONS (1/3)

§ Une interruption est un arrêt temporaire de l'exécution normale

d'un programme informatique par le microprocesseur afin
d'exécuter un autre programme (appelé routine d'interruption)
– Interruptions asynchrones :
• Ce sont des interruptions de l'exécution provoquées par des causes
externes au programme
• Par exemple l’avancement d'une horloge, la signalisation de la complétion
d'un transfert de données, etc.
– Interruptions synchrones :
• Ce sont des exceptions, c'est-à-dire des arrêts provoqués par une
condition exceptionnelle dans le programme
• Par exemple une instruction erronée, un accès à une zone mémoire
inexistante, un calcul arithmétique incorrect, un appel volontaire au
système d'exploitation (syscall), etc.

§ Les interruptions et exceptions ont des priorités qui font qu’une

interruption peut en interrompre une autre : cascade d’ITs

STIC A - Systèmes Informatiques 45 Département Informatique, École Navale

 GESTION DES ENTRÉES/SORTIES PAR INTERRUPTIONS (2/3)

§ Toutes les interruptions et exceptions ont un identifiant et sont

répertoriées dans la table des interruptions qui associe à chaque
entrée des droits d’accès et un pointeur vers le code (la routine
d’interruption) à exécuter

§ Au sein de l’ordinateur un ou plusieurs PIC (Programmable

Interrupt Controller)
– Gèrent les demandes d’interruptions (interception, gestion de priorité)
et les transmettent au processeur qui les traite
– Après chaque instruction, le processeur regarde si une interruption ou
une exception est levée, si oui, le processeur :
• Détermine le numéro d’interruption et l’adresse mémoire du code de la
routine d’interruption
• Sauvegarde automatiquement le contexte d’exécution (registres)
• Exécute la routine d’interruption (qui fait partie du système d’exploitation)
• Restore le contexte d’exécution du programme interrompu (registres)

STIC A - Systèmes Informatiques 46 Département Informatique, École Navale

 GESTION DES ENTRÉES/SORTIES PAR INTERRUPTIONS (3/3)

Les Interruptions sur une

architecture Intel 32 bits
Evénement
Désigne une interruption
asynchrone du processeur (en Les exceptions sont internes
provenance de l’extérieur) aux CPU

Exceptions
Interruptions
et Trappes

Masquables Non-masquables Exception Exception Exception

Processeur Logicielle Machine
Interruption (IRQ) en
provenance d’un périphérique
sur la broche du processeur
(INTR) qui peut être masquée
temporairement lorsque le Indique que le processeur a
processeur ne veut pas être Faute Trappe Terminaison
détecté une erreur interne où une
dérangé erreur sur le bus système (état
Généré lorsque le processeur a détecté incorrecte de la machine)
une condition anormale produite par
l’exécution d’une instruction
Une des broches du processeur (NMI) permet
d’envoyer une demande d’interruption que le Générée par une instruction spécifique du
processeur ne peut pas masquer processeur (par exemple INT n) pour réaliser un
appel système (syscall)

STIC A - Systèmes Informatiques 47 Département Informatique, École Navale