TD 3 : Système logique et Architecture des ordinateurs
(Mémoires)
ére
Filière : 1 année LSI
Exercice 1
Soit les deux mémoires de type ROM suivantes :
1. Combien peut-on former de mots de 4 bits avec la ROM1 ?
2. Combien peut-on former de mots de 8 bits avec la ROM2 ?
3. Quelle est la taille du bus d’adresse des deux types de ROM ?
On désire réaliser une ROM2 à l’aide de deux ROM1.
4. Quel type d’assemblage doit-on réaliser ?
5. Donnez le schéma de câblage.
Exercice 2
On dispose de plusieurs RAM1 ayant une capacité de 2048 kbits avec un bus de donnée de 4
bits, une entrée CS et une entrée WE. On désire réaliser une RAM2 ayant une capacité de 4
Mbits. Les bus de commande et de données des deux RAM sont identiques.
1. Calculez la taille des bus d’adresse des deux types de RAM.
2. Quel type d’assemblage doit-on réaliser ?
3. Combien de bits d’adresse vont servir à déterminer le CS des RAM1 ?
4. Donnez le schéma de câblage.
5. Quelle mémoire est active lors de la lecture à l’adresse (515)16 ?
6. Quelle mémoire est active lors de l’écriture à l’adresse (9A844)16 ?
Exercice 3
Que semble faire le montage ci-dessous ?
Trouvez les erreurs et proposez un montage qui fonctionne.
Indications:
Le nombre de ROM1 est exact.
La capacité en bit des ROM1 est exacte.
La taille du bus de donnée des ROM1 est exacte.
L’assemblage en parallèle est représenté à l’horizontale (extension colonne).
L’assemblage en série est représenté à la verticale (extension ligne).
Exercice 4
On désire réaliser une RAM2 de 8 ko avec un bus de données de 16 bits, à l’aide de plusieurs
RAM1 de 512 octets ayant un bus de données de 4 bits.
1. Donnez le nombre de mots et la largeur du bus d’adresse des deux types de RAM.
2. Combien de mémoires doit-on assembler en série ?
3. Combien de mémoires doit-on assembler en parallèle ?
4. Combien de bits d’adresse vont servir à déterminer le CS des RAM ?
5. Donnez le schéma de câblage.
6. Précisez les mémoires actives pour chacune des adresses suivantes : (95A)16, (E03)16, (1FF)16
et (725)16.
Exercice 5
1. Pourquoi utilise-t-on des mémoires caches ?
2. Soit une mémoire cache de niveau L1 ayant les caractéristiques suivantes :
.32 mots par lignes (mots de 2 octets)
.Taille de 32ko
.L1 et L2 sont inclusifs
.4-associatifs. Remplacement LRU.
.Association par poids faible
.Taille de bus d’adresse : 32bits
3. Combien y a-t-il de lignes dans cette mémoire cache ?
4. Combien y-a-t-il de blocs associatifs dans cette mémoire cache ?
5. Si la mémoire cache de niveau L2 a une taille de 2 Mo, combien y a-t-il de blocs de la mémoire cache L2
par bloc de la mémoire cache L1 ?
6. Si la mémoire fait 1Go, combien d’adresses correspondront à un bloc du cache L1
7. Si un bloc n’est pas présent en cache L1, combien de lignes de L1 aura-t-on parcouru ?
8. Quelle est la probabilité de trouver un bloc quelconque présent dans L2 dans la cache L1 ?
- Si L1 et L2 sont des caches inclusives.
- Si L1 et L2 sont des caches exclusives.
