Département: GENIE ELECTRIQUE Année académique: 2023-2024

AUTOMATISME INFORMATIQUE INDUSTRIELLE (AII)

TD : MICROPROCESSEURS

Questionnaire
1. Donner la capacité de chaque mémoire en kbits
a. Mémoire ayant 8 lignes d’adresses et 4 lignes de données
b. Mémoire ayant 11 lignes d’adresses et 1 ligne de données
c. Mémoire ayant 13 lignes d’adresses et 4 lignes de données
d. Mémoire ayant 16 lignes d’adresses et 8 lignes de données

2. Pour quel type des mémoires mortes s’applique chacune des descriptions suivantes :
a. Elle peut être programmée par l’utilisateur, mais jamais effacée.
b. Elle est programmée par le fabricant.
c. Elle peut être programmée et effacée plusieurs fois.
d. Elle peut être effacée par bloc.

3. On veut réaliser avec des mémoires statiques MCM2125A (1024 x 1bit), l’équivalent
d’une SRAM MCM6949 (1M x 4 bits).
a. Donner le nombre total des mémoires à utiliser.
b. Préciser le nombre des mémoires à associer en parallèle et en série.

4. Examinez le schéma de la figure suivant :

a. Donner la capacité de la mémoire en kilobits et kilooctets.

b. Déterminer la plage d’adresse occupée par la mémoire.
c. Modifier le circuit de décodage, afin d’attribuer à la mémoire l’adresse de base A000H.
d. Modifier le circuit de décodage pour adresser la mémoire entre 0000H et 07FFH.
5. Soit la figure suivante
a. Que représente ce schéma ?
b. Expliquer le rôle de chaque partie.
c. Que peut-on conclure quant à la taille du bus de données ?
d. Que peut-on conclure quant à la taille du bus d’adresses ?

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1
 6. On considère le schéma synoptique ci-dessous :

a. Quel est le rôle de chaque unité ?

b. Donner les différentes étapes par lesquelles passe l’exécution d’une instruction.
7. Soit une mémoire MCM2125A.

a. Donner la capacité de la mémoire en kilobits.

b. Comment peut-on associer 4 mémoires MCM2125A pour étendre le bus de données à 4 bits.
c. On veut maintenant réaliser une mémoire une mémoire de 4k x 4bits par association des
mémoires MCM2125A.
i. Donner le nombre des mémoires à utiliser.
ii. Etablir le schéma de connexion des mémoires.

EXERCICE 1
On dispose de mémoire MM2114 de (1K *4bits) et l’on veut réaliser une carte
mémoire de 4Ko. Le symbole logique de la mémoire MM2114 est le suivant
1. Combien de fils doit avoir le bus de données de cette carte ?
2. Combien faut-il de circuits intègres MM2114 pour réaliser cette carte ?
3. Combien faut-il de fils d’adresse venant du microprocesseur pour la
sélection des cases mémoire ?
4. Sachant que le bus de contrôle a un seul fil WE :
a. Quels est lev rôle respectifs des broches CS et WE du MM2114 ?
b. A quel état sont-elles actives ?
c. Réaliser le schéma de câblage de la carte mémoire en précisant le rôle de tout circuit additif

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2
 5. En supposant que nos 4Ko de mémoire commencent a l’adresse 0000H, quelle est l’adresse la
plus haute en hexadécimal ? Quelle zone de mémoire d’adresse est spécifiquement affectée à
chaque boitier MM2114

EXERCICE 2 : connexions du bus d’adresse

Dans un système à microprocesseur, c’est le câblage qui détermine l’ensemble des adresses qui
correspondra à un boitier [Link] figure 1 montre le câblage du bus d’adresse d’un système à
l’aide de la technique d’adressage décodée pour gérer de façon optimale l’espace d’adressable du
microprocesseur. Les sorties du décodeur sont actives au niveau haut. Le microprocesseur utilisé
est de type 16bits à 20bits d’adresse. Les circuits d’interfaces et les périphériques n’ont pas été
représentés
1. Donner la table de vérité du décodeur 1 parmi 8
2. Calculer en Ko puis en Mo la capacité d’adressage du système
3. Calculer en Ko la capacité de la mémoire du système
4. Lequel des trois boitiers mémoires est sélectionné lorsque le microprocesseur envoie
l’adresse suivante :
- (385D0)16
- (BFC05)16
5. Quelle adresse le microprocesseur utilisera-t-il pour lire le contenu de la 750eme case
mémoire du boitier ROM.
On désire installer un boitier RAM supplémentaire (RAM 3) pour augmentera capacite mémoire
du système. La capacité de ce circuit est de 128Ko. On voudrait que la 1ere case de ce circuit ait
pour adresse (40000)16.
6. Calculer le nombre de fils de ce circuit (le nombre de fils de données étant de 16)
7. Déterminer l’adresse de la dernière case mémoire de la RAM 3.
8. Sachant que ce circuit possède un signal de sélection CE, déterminer la condition que les
broches d’adresse de poids forts du microprocesseur doivent remplir pour que ce circuit
soit sélectionné

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3
EXERCICE 3 : On donne la connexion de trois bottiers mémoire d’une capacité de 8 Ko chacun (13
lignes d’adresses) sur un bus d’adresse de 16 bits :

1. Calculer la capacité d’adressage de ce microprocesseur en Kbits en Ko

2. Calculer la capacité mémoire de ce système en Kbits en Ko
3. Déterminer la condition que les broches d’adresse de poids forts du microprocesseur (A15, A14, A13)
doivent remplir pour que ce circuit soit sélectionné
4. Dresser l’espace d’adressage de ce microprocesseur tout en ressortant les adresses de début et de fin
appartenant aux trois boitiers mémoires.
5. En déduire le gâchis (en termes d’espace mémoire non utilise) engendré par la mémoire du système
ainsi présenté.

Pour amélioration de la gestion d’espace mémoire du système, les bits de poids forts (A15, A14, A13)
sont utilisés pour la commande d’un décodeur.

6. Combien de boitiers mémoires peut-on adresser avec ce décodeur

7. Donner la table de vérité de ce décodeur
8. Représenter le câblage de ce système a microprocesseur
9. Dresser l’espace d’adressage de ce microprocesseur tout en ressortant les adresses de début et de fin
appartenant aux trois boitiers mémoires.

EXERCICE 4
On désire commander le processus décrit dans cet automatisme par un système bâti autour
du microprocesseur 6809 de MOTOROLA. La figure 1 représente un système à microprocesseur
8 bits dont les plages d’adresses sont données ainsi qu’il suit:

 Pour la ROM : 4000H à 5FFFH

 Pour la RAM1 : 0000H à 1FFFH
 Pour la RAM2 : 6000H à 7FFFH
 Pour le PIA : E000H à E003H
1. Quelle est en Ko la capacité maximale d’adressage du système ?
2. Donner en Ko les capacités de stockage des mémoires ROM, RAM1, RAM2 et le nombre de
registres du PIA.

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Après l’analyse des plages d’adresses, on désire apporter des précisions sur la nature du
décodeur d’adresses.
3. Déterminer le nombre de bits d’entrée du décodeur et les bits d’adresses concernées.
4. Dresser la table de vérité du décodeur en précisant les boîtiers sélectionnés.
Sachant que la ROM est constituée des modules mémoires 4K x 8
5. Déterminer le nombre de module 4K x 4 nécessaires pour former la ROM
On désire installer un boîtier supplémentaire RAM3 de capacité 4Ko pour augmenter la capacité
mémoire du système. Sachant que l’adresse de la 1ère case de la RAM3 est 8000H
6. Déterminer l’adresse de la dernière case mémoire de la RAM3.
7. Déterminer la sortie du décodeur qui permet de sélectionner la RAM3
8. Donner la cartographie de la gestion de l’espace mémoire de ce système a microprocesseur
ainsi que la capacité de la zone mémoire non utilisé .

µP Bus d’adresses: 16 bits (A0 à A15)

ROM RAM RAM PIA

Décodeur
1 2
d’adresse CS CS CS CS

Bus de données : 8 bits (D0 à D7)

Fig.1 : Système à µP 6809

EXERCICE 5
Pour des raisons de mise en œuvre; un responsable technique réfléchie sur une gestion d’un
processus bâtie autour d’un microprocesseur: le 6809. Le synoptique de la carte est celle-ci-
dessous:
Les mémoires RAM (6264) et ROM (2764) sont des circuits dont les bus d’adresses comportent
13 lignes. Les bits A13; A14; A15 du microprocesseur servent d’entrées de code pour le
sélecteur de boitier 74LS138 (3 vers 8). Vue les nombres d’entrées/sorties du système, il est
nécessaire de prévoir deux interfaces parallèles PIA 6821.
B-1-
a) Quelle est la capacité maximum d’adressage du microprocesseur?
b) Déterminer la capacité de chacune des mémoires RAM et ROM.
B-2- On veut réaliser un décodeur 1 parmi 8 pour la sélection des différents boitiers du système à
microprocesseur à partir des portes « inverseuses » et des portes « ET »
Dresser la table de vérité de ce sélecteur; En déduire son schéma de câblage.
B-3- Quel est le nombre maximum d’adresse d’un circuit intégré de ce système? Justifier votre
réponse.
B-4- Déterminer l’adresse de départ et de fin de chacun des circuits RAM, ROM, PIA1 et PIA2
et en déduire une cartographie mémoire du microprocesseur.
B-5- Déterminer les adresses des différents registres de chacun des PIA1 et PIA2.
B-5- Faire le schéma de câblage de ce système.
B-6- Après avoir fait les affectations des E/S des différents ports des PIAs,
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  Ecrire en langage assembleur le programme d’initialisation de ces ports ;
 Ecrire le programme de pilotage de la séquence du grafcet relative aux postes C et D de
cette machine.

Bus d’adresse : 16 bits

Microprocesseur 6809

3 13 13 2 2
Bus de contrôle

Bus de données : 8 bits

8 8
8 8

A15A14A13

A0-A12

A0-A1
A0-A12

A0-A1
Sélecteur
RAM ROM PIA1(6821) PIA2(6821)
de boitier
. .

EXERCICE 6
On désire commander le processus décrit dans cet automatisme par un système bâti autour du
microprocesseur 6809 de MOTOROLA. Le système à microprocesseur est structuré de la
manière suivante:
 Un microprocesseur 6809
 01 ROM de 4KO
 01 RAM de 2KO
 01 PIA 6820 de 04 Octets
En supposant que l’adresse de début de la ROM est $0000, et que ces unités sont disposées dans
l’ordre,
1. Donner la cartographie mémoire du système
2. Effectuer le câblage d’un tel système à microprocesseurs en précisant la référence de tous
les circuits intégrés utilisés.

EXERCICE 7 : Sélection linéaire d’adresse :

Une mémoire de 1K x 8bits, est faite à partir d’un nombre de boitiers organisés en 128 x 8 bit, les
adresses de ce plan mémoire doivent être consécutives et aller de $0080 à $047F.

1- Trouver le nombre de boitiers à utiliser ;

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 2- Faire la table des adresses du plan mémoire considéré ;
3- Réaliser le circuit d’interfaçage de cette mémoire avec le microprocesseur 6809.

EXERCICE 8: Une mémoire est constituée d’une EPROM s’étend de l’adresse $0800 à l’adresse
CFFFH et une RAM s’étend à partir de l’adresse $C000 à l’adresse $CFFF.
1- Quelle est la capacité mémoire de chaque type mémoire (RAM et EPROM) ?
2- Considérons que l’EPROM est constituée d’un nombre de boitiers ayant chacun une capacité de
2kx8bits. Trouver le nombre de boitiers constituant cette EPROM.
3- La RAM est constituée aussi par des boitiers de capacité mémoire de 256x4 bits. Trouver le
nombre de boitiers constituant cette RAM.
4- Faire le circuit d’interfaçage de ces deux mémoires (RAM et EPROM) avec le microprocesseur
6809 en utilisant les décodeurs suivants :

EXERCICE 9: Une mémoire EPROM de 64ko est organisée en pages (segments) ; chaque page est
constituée d’un nombre de boitiers de 1ko de capacité mémoire. Sachant que les segments sont
identiques et la dernière page s’étend de $E000 à $FFFF. Pour la sélection des boitiers et des
pages, on utilise des décodeurs validés lorsqu’ils recevront le signal IO/ M envoyé par le
microprocesseur 6809.
1- Trouver la capacité mémoire de chaque segment (page).
2- Trouver le nombre de boitiers constituant chaque segment. 3- Faire la table des adresses du plan
mémoire considéré.
4- Réaliser le circuit d’interfaçage de cette mémoire avec le microprocesseur 6809.

EXERCICE 10:
Ce système à microprocesseur comporte :
- Une RAM de 12Kmots de 8bits organisées en 3 sous-ensembles de 4Kmots chacun dont
une RAM 1 de mots de 8bits et deux RAM (RAM 2 et RAM 3) de mots de 4bits.
- Un boitier ROM de 65536 bits possédant des mots de 8 bits.
- Deux modules EEPROM nommés EEPROMa et EEPROMb de mots de 4 bits chacun et
de capacité de 4Kmots chacun.
- Une interface parallèle nommée INTER à 8 registres de 8bits
NB. Les ROM et les EEPROM sont accessible par un signal OE et les RAM et interface par un
signal R/W

A) Adressage des mémoires de ce système a microprocesseur

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 1) Déterminer la capacité mémoire totale adressage en Ko et Kbits
2) Pour chaque dispositif, déterminer le nombre de lignes d’adresse noté N du
microprocesseur qui permet d’adresser la totalité de ses cases mémoires/registres
3) Comment doit-on associer les dispositifs RAM (RAM 2 et RAM 3) et EEPROM
(EEPROMa et EEPROMb) lors du câblage
4) Pour la sélection des boitiers mémoires, deux modes sont le plus souvent utilisés.
Lesquels ? donner la différence entre eux.
5) On utilise un décodeur 1 parmi 4 pour adresser les module mémoire/interface de ce
système dans l’ordre cite ci-dessous (les RAM occupe les adresses basses et les interfaces
les adresses hautes).
a) Donner la condition nécessaire et suffisante sur les bits d’adresse A15, A14, A13
pour que chacun des dispositifs soit sélectionné, sachant que les deux derniers bits
énumérés sont les entrées du décodeur
b) Dresser l’espace d’adressage de ce microprocesseur tout en ressortant les adresses de
début et de fin appartenant à chaque dispositif ci-dessus cité.
NB. Bits d’adresse non utilisées prendront la valeur 0
6) En déduire le gâchis (en termes d’espace mémoire non utilise) engendré par la mémoire
du système ainsi présenté.
7) Représenter le câblage de ce système a microprocesseur ainsi considéré.
EXERCICE 11:
Un processeur 64 bits stocke les données binaires qu’il traite dans des circuits intégrés de
mémoire RAM. La capacité de chaque mémoire est de 4Mo, les données binaires étant
organisées en mots de 64 bits. La capacité totale de l’ensemble des mémoires vives est de 32Mo.
1) De combien de circuits différents est constitué l’ensemble de la mémoire vive associée à ce
processeur ?
2) Donner le nombre de cases mémoires disponibles dans chaque circuit RAM ainsi que le
nombre total de cases mémoire pour l’ensemble des circuits.
3) Quelle doit être la taille minimum du bus d’adresse de ce processeur ? quelle est l’adresse la
plus haute et l’adresse la plus basse (en hexadécimal) accessible par le processeur ?
La taille du bus d’adresse sera désormais la taille minimum que vous venez de trouver
4) Parmi l’ensemble des bits constituant le bus d’adresse, donner le nombre de bits réservés à la
sélection d’un circuit mémoire (boitier) et le nombre de bits réservés à la sélection d’un
emplacement dans cette mémoire.
5) Donner les adresses de début et de fin des quatre premiers circuits en complétant le tableau
ci-dessous:
Circuits A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 Adresse en Hex
RAM 7 Fin
Début
RAM 6 Fin
Début
RAM 5 Fin
Début
RAM 4 Fin
Début
RAM 3 Fin
Début
RAM 2 Fin
Début
RAM 1 Fin
Début
RAM 0 Fin

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 Début

Tableau1 : Adressage des circuits RAM

EXERCICE 12
Dans le cas où plusieurs périphériques seraient à adresser dans le même espace mémoire, il convient
d’utiliser une structure appropriée de manière à alléger la structure du décodage d’adresses. Très souvent,
un simple décodeur/démultiplexeur (3 vers 8 par exemple) suffit à réaliser la fonction. Le décodage
d’adresses est alors aussi simple à déterminer pour peu que l’on dispose de la documentation du
constructeur du circuit logique utilisé. Le schéma structurel proposé à la figure 1 constitue la carte
‘’calculateur’’ du système technique : « Analyseur de Fraises-scies ». Elle est composée d’un
microprocesseur 8 bits (U1: Motorola, 6809) autour duquel sont organisés les périphériques suivants:
- U6 : Interface série programmable (ACIA 6850),
- U7, U9 : Interface programmable.
- U10 : Temporisateur programmable (Timer 6840),
- U14 : Mémoire EPROM 8kx8 (2764), - U15 : Mémoire RAM 8kx8 (6264),
Ils sont tous intégrés dans l’espace mémoire adressable ($0000 à $FFFF) ; chacun ayant sa plage définie
par un circuit décodeur/démultiplexeur 3 vers 8.
1. Identifier sur le schéma structurel et décrire le circuit utilisé pour le décodage d’adresses.
2. Proposer un schéma fonctionnel de l’organisation de la fonction « décodage d’adresses »
comprenant le bus d’adresses, le circuit caractérisé à la question 1. et les périphériques gérés par
le microprocesseur.
3. Quel doit être l’état des signaux E et Q (broche 34 et 35 de U1) pour permette la validation du
circuit U4 ? (1pt) et quoi servent ses signaux
4. Quel est le rôle des broches CE ou CS et RS sur un circuit logique ?
5. Quel est le niveau logique présenté sur la sortie sélectionnée du circuit U4 ? Justifier cet état. (1pt)
6. Déterminer la capacité des circuits U14 et U15. (2pts)
7. Donner l’équation logique de : CS2  U9  , CS2  U7  , CS2  U6  CS0  U10  , CS1  U15  CE  U14  en fonction

de A13 , A14 , A15 .

8. Etablir, à partir du décodage d’adresses, l’occupation de l’espace mémoire par les circuits U6, U7,
U9, U10, U14, U15.

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TAGUEM TALLA PLET /MSc Electronique
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