2023/2024

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Dout
;

1
Page
(2)
02
<=

(2)
2
THEN C=1"
IF
:PROCESS
BEGIN (C,02)
Two

One; PROCESS
END

END
IF

;
réponse.
IF
END
nombre Indiquer
nécessaires bistables
Justifier réalisation. cette
;
01
<=
02

AND

de
le

la
ELSE
à
Traduire
donnée. états machine VHDL code
en

1la

Dà
;
machine Donner
comportement modélise état
Din
monte-charge.
<=
01

la
THEN A=*1'
le
qui

de
à
commande entity partie Donner
IF

monte-charge.
la
la la
clk'event ELSIF
la
de
clk='1
de
4) 3) 2) 1)-
THEN
AND rstb='0
pallier
pallier (respectivement
0
IF

Q1
THEN

<=

"0
BEGIN
1).
(respectivement L'entrée
active, lorsqu'elle indique,
charge monte
po
(rstb, :PROCESS
la
est
p1)

est
que

au
One

d'étage.
clk)

BEGIN
étage, cabine Quand
change elle actif, s'arrète, elle inactif
à
SIGNAL
Std_logic Q1,02
B
B
un
la
:

si
si
;

est

est
est
commande dernière paliers, deux entre cabine Quand
maintenue. ARCHITECTURE
ds05 Super
la
la

ou
est
0F

est
IS

d)
(n
signal
tension. sous mise activé ds05
à
END

la
est
provoque asynchrone L'entrée Dout,S
jusqu'au monte-charge descente Std_logic)
palier
;

la
Din,rstb,
Ce
du
init
:00T

0.
partir Std_logic
entrées
suivant charges cahier suivant init
C

et
p0
pl,
ses
de
B,
A,
clk,

:IN

des
le
B,
ds05 ENTITY
PORT(
montée pour signaux deux
élabore commande Cette descente.
commandes
d
IS

n
Donner
logiques portes schéma
et
décrit composant
ces
ci-après.
à
réaliser propose
monte-charge. d'une commande
commarndé moteur
de
le

On
du
base
2)

la
et de
se
à

par
est
Le
; ;

:
init:
initialisation
palier
po
moteur
ndes
o.
m,

du
position détecteurs Di:
o
pi

de
commande B:bouton
de
palier
pl

1
m
n
C

mM
bit;A,
entrées; sont
sortie.
sur

la
les
T

est
1

Exercice2. n'utiisant
instruction aucune processus, seul
MAP. PORT type
S
et un

et
Bqu

les
de

comportementale spécifîcation Donner

sont
fils
Tous

ci-après circuit l'architecture

la

du
de
1)

en

Exercice
ARCHTITECTURE;
1.

END
Three PROCESS
END
Docurnerts
Pages autorisés
IF
END
Non

de

2
Nbre

Enseignant
ABID
Lh00 Durée
CA.

ELSE
|Synthèse
10/11/2022 embarqués systèmes Module
Date
VHDL

;
des
en

1'
THEN
Q2=1' Q1='1'
<

AND
IF

DEVOIR
SURVETLLE
BEGIN (Q1,02) PROCESs Three
PROCESS
SECTION
ICE3
Two
END

;
END

IF

Dout<=Q1;
:
ELSE Scientifique Recherche
la
de

surveillé Devoir 'Enseignement Ministère

Supérieur
et
de

nEPUuIyue
uISIeue