CONCEPTION ET TEST DE CIs
1. INTRODUCTION ET RAPPELS
1.1 Introduction à la conception de CIs
1.2 Rappels sur les transistors MOS et la
technologie CMOS
1.3 Rappels sur les éléments d’architecture des CIs
1. INTRODUCTION - Conception de CIs
Spécifications Conception
Utilisation
Fabrication
Analogique / Numérique / Mixte
CMOS / TTL / BiCMOS / AsGa
1. INTRODUCTION - Conception de CIs
Autrefois, une seule option ..
Conception
Fabricant de CI
+
Fabrication
Composants
standard
INV REG RAM MICRO-P
NAND ALU ROM DSP
NOR
1. INTRODUCTION - Conception de CIs
Utilisateur de CI
Carte
DSP
MICRO-P
RAM
1. INTRODUCTION - Conception de CIs
Aujourd’hui, deux options ..
conception
1
Fabricant de CI
fabrication
AGIC ou circuits standard
1. INTRODUCTION - Conception de CIs
2 Fondeur de Si
fabrication
ASIC
Concepteur ou
circuit spécifique
1. INTRODUCTION - Conception de CIs
En résumé, .. conception
Fondeur de Si
Fabricant de CI
fabrication
AGIC ou circuits standard
ASIC
Concepteur ou
circuit spécifique
1. INTRODUCTION - Conception de CIs
ASIC
pourquoi ?
PERFORMANCES
- vitesse mais ... COUT !!!
- consommation
- surface
1. INTRODUCTION - Conception de CIs
Exemple
Spécifications Conception
F=A+B+C
A
B ? F
C
1. INTRODUCTION - Conception de CIs
- en utilisant des circuits standard
ALU ALU
A +
+
B F
C
1. INTRODUCTION - Conception de CIs
- en utilisant un ASIC
ASIC
A
B F
C
Avantages :
- remplacement de k circuits par un circuit unique (gain en surface)
- remplacement de k circuits par un autre plus performant
1. INTRODUCTION - Conception de CIs
Coût Coût
AGIC ASIC
COUT
M
103 104 105 106 N 103 104 105 106 N
Coût
CAGIC = Cu * N AGIC CASIC = C’u * N + M
ASIC
M
103 104 105 106 N
1. INTRODUCTION - Conception de CIs
Un troisième acteur ...
Fondeur de Si
Concepteur
Utilisateur de CIs Fabricant d’outils de CAO
1. INTRODUCTION - Conception de CIs
Principe
Le concepteur achète un outil de CAO au fabricant de son choix.
Ensuite, plusieurs stratégies :
1 le concepteur achète le «design kit» (bibliothèques) de ES2,
AMS, ... et l’intègre à son outil de CAO (ex. : CADENCE)
Ö il fera donc fabriquer son circuit par ES2, AMS, ...
1. INTRODUCTION - Conception de CIs
.. schématiquement ..
Fondeur de Si
Données fabricant
(«design kit»)
ASIC
Concepteur ou
circuit spécifique
2 le fabricant d’outils de CAO possède ses propres «design
kits» adaptés à chaque fondeur et les vend au concepteur
1. INTRODUCTION - Conception de CIs
Quelques acteurs de la Microélectronique
Fondeurs de Si ATMEL-ES2, AMS, THOMSON, PHILIPS, ...
(chaque fondeur développe ses propres bibliothèques)
Concepteurs CADENCE, FUJITSU, THOMSON, MENTOR, ...
CADENCE, MENTOR, SYNOPSYS, ...
Fabricants d’outils de CAO
1. INTRODUCTION - Fabrication de CIs
Fabrication d’un CI
➘ Opération complexe et coûteuse
➼ milieustérile Coût de fabrication très
➼ nombreuses opérations supérieur au coût de
➼ matériels sophistiqués dévelopement
1. INTRODUCTION - Fabrication de CIs
Layout
encapsulation
puce
Masques de fabrication
Test
1. INTRODUCTION - Fabrication de CIs
Opérations de base d’un procédé de fabrication
➼ Oxidation ➠ par chauffage
➼ Dopage ➠ par diffusion (dopant + chauffage)
➠ par implantation ionique
➼ Gravure ➠ utilisation des masques de fabrication
1. INTRODUCTION - Fabrication de CIs
Exemple: fabrication d’un inverseur CMOS
Puits p
Masque de puits
Substrat n
Masque de zone active
Substrat n
(pour le SiO2)
Masque de polysilicium
Substrat n
1. INTRODUCTION - Fabrication de CIs
Exemple: fabrication d’un inverseur CMOS (suite)
Masque de diffusion p
Substrat n
Masque de diffusion n
Substrat n
Masque de contact
Substrat n
Masque de métal
Substrat n
1. INTRODUCTION - Fabrication de CIs
Masques de fabrication
Fabricant de CIs
Utilisateur de CIs
ASIC
Layout
Spécifications
1. INTRODUCTION - Fabrication de CIs
… en fait, un certain nombre de règles de conception
doivent être respectées … et sont fournies avec le
“design kit”.
Exemple: règles de dessin au niveau layout
9,6 µ
2,4 µ
A 1,6 µ métal
polysilicium
2µ
Diffusion p
Diffusion n
Vdd S Gnd
1. INTRODUCTION - Fabrication de CIs
Masques de fabrication
Fondeur
FF / mm2
Règles
(si stratégie 1)
ASIC
Layout
Spécifications
1. INTRODUCTION - Fabrication de CIs
broches (pins)
boitier
1 cm
1 cm
puce (chip)
1. INTRODUCTION - Fabrication de CIs
Couronnes de
plots
1 cm
Coeur
100 µm
Vx
4 inverseurs
Coeur ideal
Vx
1 seul inverseur
Ids = µ Cox w ((Vgs - VT) Vds)
L
temps de charge
Compromis temps de charge / surface
1. INTRODUCTION - Fabrication de CIs
Coût de fabrication - exemples de prix
Fondeurs de Si
AMS : Ö CMOS 0.6µm, BiCMOS 0.6µm
Ö mixte (digital / analogique), précaractérisé, sur mesure
Ö outils CAO : Cadence, Avanti!, Mentor, ...
Ö coût : 2000 FF / mm2 pour CMOS 0.6µm
3000 FF / mm2 pour BiCMOS 0.6µm
Tarifs CMP - prix unitaire
1. INTRODUCTION - Fabrication de CIs
Fabrication d’un CI
Sites Web :
Ö http://www.intel.com/francais/educate
Ö http://intrage.insa-tlse.fr/~etienne/Microwind/
Ö http://cmp.imag.fr
1. INTRODUCTION - Conception de CIs
Les circuits programmables : un concept différent
Le fabricant réalise lui-
même la conception des conception
circuits (indépendamment
de toute application) ... +
... les fabrique ...
fabrication
... et développe ses
propres outils de CAO
circuits programmables (PLD, CPLD, FPGA)
1. INTRODUCTION - Conception de CIs
Les circuits programmables :principe
L’utilisateur de circuits programmables achète donc :
* un outil logiciel de CAO (sur PC principalement)
* des circuits programmables vierges (non programmés)
* une platine de programmation (livrée avec le logiciel)
Pour la réalisation d’un circuit :
L’utilisateur réalise son design (schématique
ou HDL) et le programme sur le support de
son choix (CPLD ou FPGA)
Une fois le circuit programmé, il devient
opérationnel et peut être placé sur son
support d’utilisation (carte)
Il n’y a pas de dialogue avec un fondeur ou le fabricant
1. RAPPELS - Transistors MOS et Technologie CMOS
Modèle logique de transistor MOS
l
Oxyde de grille
w SiO2
Grille
Source Drain
Canal
Effet de champ
La conductance entre le drain et la source est modulée par
la tension appliquée sur la grille, laquelle engendre un champ
électrique qui module la quantité de porteurs dans le canal.
1. RAPPELS - Transistors MOS et Technologie CMOS
Modèle logique de transistor MOS
Grille Drain
Drain Source
nMOS :
Vgrille positive Grille
n n
canal d’électrons
Substrat p
Source
Grille Drain
Drain Source
pMOS :
Vgrille négative Grille
p p
canal de trous
Substrat n
Source
1. RAPPELS - Transistors MOS et Technologie CMOS
Modèle logique de transistor MOS
Grille Grille
Source Drain Source Drain
Vg = 1
Vgs = 5 V Vgs = 0 V
Vg = 0
Vgs = 0 V Vgs = - 5 V
Transistor MOS ⇒ commutateur
1. RAPPELS - Transistors MOS et Technologie CMOS
Fonctionnement du transistor NMOS à enrichissement
Grille
Source Drain
Grille
Source Drain n n
Substrat p
Grille
Source Drain
+ --- +++ --- +
+ --- +++ --- + Entre les zones enrichies en électrons et la
++++++++++++++ zone déplétée en électrons (substrat), il y a
++++++++++++++ une zone sans aucun porteur.
++++++++++++++
1. RAPPELS - Transistors MOS et Technologie CMOS
Fonctionnement du transistor NMOS à enrichissement
Grille
Source Drain
n canal n
Trous E
Si Vgs ≠ 0 ⇒ canal p devient p- Electrons
Si Vgs augmente ⇒ canal p- devient p-- Substrat p
Si Vgs > Vth ⇒ canal p-- devient n
⇒ régime d’inversion, les régions n+ sont en liaison
⇒ un courant Ids circule entre source et drain si Vds ≠ 0
Ids
à Vds cte
Si Vg = 0 ⇒ nMOS bloqué
Si Vg = Vdd ⇒ nMOS passant
Vgs
1. RAPPELS - Transistors MOS et Technologie CMOS
Fonctionnement du transistor NMOS à enrichissement
Grille
Source Drain
n+ n+
Régine bloqué Ids = 0 Vgs ≥ Vth ; Vds = 0
Canal de type n Couche déplétion
Grille
Source Drain
n+ n+
Régime linéaire Ids ≠ 0 Vds ≤ Vgs - Vth
Couche d’inversion Couche déplétion
Grille
Source Drain
Régime saturé Ids = cte n+ n+
Vds > Vgs - Vth
quand Vds ↑, alors Rds ↑
Pincement
1. RAPPELS - Transistors MOS et Technologie CMOS
Fonctionnement du transistor PMOS à enrichissement
Grille
Source Drain
Fonctionnement dual p p
de celui du NMOS à E
Electrons Trous
enrichissement Substrat n Vdd
Ids
Vgs
Si Vg = 0 ⇒ pMOS passant
à Vds cte Si Vg = Vdd ⇒ pMOS bloqué
Vgs < 0
1. RAPPELS - Transistors MOS et Technologie CMOS
Résumé : fonctionnement du MOS à enrichissement
Grille Grille
Source Drain Source Drain
n+ n+ p+ p+
Substrat n Vdd
Substrat p Substrat p
Ids Ids
Vgs = 5 V Vgs = 5 V
Vgs = 5 V
Vgs = 4 V Vgs = 4 V
Vgs = 3 V Vgs = 3 V
Vds Vds
0 5V 0 -5V
Substrat à la masse Substrat à Vdd
Vth > 0 Vth < 0
Source au potentiel le plus bas Source au potentiel le plus élevé
Porteurs = électrons Porteurs = trous
1. RAPPELS - Transistors MOS et Technologie CMOS
Technologie CMOS - l’inverseur
Vdd
S
G Ids (pMOS) = Ids (nMOS)
D Vds (nMOS) - Vds (pMOS) = Vdd
Entrée Sortie Vgs (nMOS) = Vin
D
Vgs (pMOS) = - ( Vdd - Vin )
G
S Vds (nMOS) = Vout
1. RAPPELS - Transistors MOS et Technologie CMOS
Technologie CMOS - l’inverseur
Caractéristique de transfert : les 5 régions
Vdd
A N bloqué, P linéaire
A
B
B N saturé, P linéaire
Sortie C
C N saturé, P saturé
D N linéaire, P saturé
D
E
0 E N linéaire, P bloqué
Vth(n) Vdd/2 Vdd-Vth(p)
0 Vdd
Entrée
1. RAPPELS - Transistors MOS et Technologie CMOS
Technologie CMOS - avantages
➼ Densité d ’intégration élevé
➼ Consommation de puissance uniquement en régime dynamique
ID
0 Vin
0 Vdd/2 Vdd
1. RAPPELS - Eléments d’architecture des CIs
Portes CMOS élémentaires
A A A
S S S
B B
Vdd A B A
S
A B
S A
S
A B B A
0 1 0 1
0 1 1 0 1 0
nMOS pMOS 1 1 0 1 0 0
1. RAPPELS - Eléments d’architecture des CIs
3 vues pour une fonction
Vdd
A A
S
B B
S
B A
Vdd Gnd
métal
A
polysilicium
B Diffusion p
Diffusion n
S
1. RAPPELS - Eléments d’architecture des CIs
Portes complexes (1)
Vdd
Plan P Les transistors P sont utilisés
pour amener le 1 en sortie et
Input Output les transistors N pour amener
le 0. Il n’y a aucune perte de
Plan N tension.
Gnd
A chaque instant, un et un seul des plans N et P est conducteur (sauf lors
d’une transition). Puisque l’un est fait de transistors N et l’autre de
transistors P, les deux plans doivent être duals. Les deux plans partagent
les mêmes entrées et ont le même nombre de transistors.
1. RAPPELS - Eléments d’architecture des CIs
Portes complexes (2)
A
B S Pour obtenir la vue au niveau transistor
C d’une porte complexe, on doit partir du plan
D N et utiliser les règles suivantes:
E
Vdd
AND = transistors série
OR = transistors parallèle
A B
Pour construire le plan P, on doit utiliser
l’une des deux méthodes suivantes:
D
C 1) inverser les règles ci-dessus pour le plan P
E
S 2) utiliser les règles de De Morgan pour
complémenter la fonction, et procéder
A C comme pour le plan N
B D E
1. RAPPELS - Eléments d’architecture des CIs
Additionneur
Ai Bi
AiBiCi Ci+1 Si
000 0 0
001 0 1
010 0 1 Ci+1
011 1 0 Ci
100 0 1
101 1 0
110 1 0
111 Si
1 1
A3B3 A2B2 A1B1 A0B0
Equations C4
+
C3
+
C2
+
C1
+
C0=0
S i = Ai ⊕ Bi ⊕ Ci
Ci+1 = AiBi + Ci ( Ai ⊕ Bi) S3 S2 S1 S0
1. RAPPELS - Eléments d’architecture des CIs
Additionneur à carry anticipée
b3a3 b2a2 b1 a1 b0a0
G.P. G.P. G.P. G.P.
P3 G3 P2 G2 P1 G1 P0 G0
r4 C.L.U. r0
r3 r2 r1
Les retenues
de chaque
Pi = Ai ⊕ Bi
étage sont
évaluées en Gi = Ai.Bi
s3 s2 s1 s0
même temps
1. RAPPELS - Eléments d’architecture des CIs
Soustracteur
Ai Bi
AiBiCi Ci+1 Si
000 0 0
001 1 1
010 1 1 Ci+1
011 1 0 Ci
100 0 1
101 0 0
110 0 0 Si A≥B alors C4=0
111 sinon C4=1 Si
1 1
A3B3 A2B2 A1B1 A0B0
+ - + - + - + -
Equations C4 C3 C2 C1 C0=0
S i = Ai ⊕ Bi ⊕ Ci
Ci+1 = AiBi + Ci ( Ai ⊕ Bi) S3 S2 S1 S0
1. RAPPELS - Eléments d’architecture des CIs
Multiplieur
A=A3 A2 A1A0 B=B3 B2 B1 B0
A3 A2 A1 A0
S = A * B
* B3 B2 B1 B0
A3 B0 A2B0 A1B0 A0B0 L1
S=S7S6S5S4S3 S2 S1S0
A3 B1 A2B1 A1B1 A0B1 L2
A3 B2 A2B2 A1B2 A0B2 L3
A3 B3 A2B3 A1B3 A0B3 L4
Ri Ai-1
Bj
P7 P6 P5 P4 P3 P2 P1 P0
+
L1 + L2 = R1 => R1 + L3 = R2 => R2 + L4 = S
Ri+1
1. RAPPELS - Eléments d’architecture des CIs
Multiplieur
A3 A2 A1 A0
B0
Il existe de 0 A3 A2 A1 A0
nombreuses B1
autres structures
de multiplieur + + + +
0
A3 A2 A1 A0
B2
+ + + +
0
A3 A2 A1 A0
B3
+ + + +
0
S7 S6 S5 S4 S3 S2 S1 S0
1. RAPPELS - Eléments d’architecture des CIs
Diviseur
1 0 1 1 1 0 0
- 1 0 0 0 0 1 0 , 1 1 0 0
1 0 , 1 1 0 0
0 0 1 1
- 0 0 0 A=A3 A2 A1A0 B=B3 B2 B1 B0
0 1 1 0
- 1 0 0
0 1 0 0 S = A / B
- 1 0 0
0 0 0 0
- 0 0 0
,
S=S7S6S5S4 S3 S2 S1S0
0 0 0 0
- 0 0 0
Si R>B alors Q=1 et R-B
sinon Q=0 et R
1. RAPPELS - Eléments d’architecture des CIs
Diviseur
R B 0 0 0 0
A3
0 B3 B2 B1 Bo
+ - + - + - + - + -0
+ - Q3
A2
+ 0 B3 B2 B1 Bo
Ci+1 Ci Q2
+ - + - + - + - + -0
A1
0 B3 B2 B1 Bo
+ - + - + - + - + -0
Q1
,
Si 1 0 A0
alors R
0 B3 B2 B1 Bo
+ - + - + - + - + -0
Q0
0
0 B3 B2 B1 Bo
+ - + - + - + - + -0
Q-1
0
R B 0 B3 B2 B1 Bo
+ - + - + - + - + -0
Q-2
Ci+1 + - Ci 0
- Si 0 B3 B2 B1 Bo
+ - + - + - + - + -0
Q-3
Si 0
0 B3 B2 B1 Bo
R + - + - + - + - + -0
Q-4
1. RAPPELS - Eléments d’architecture des CIs
Mémoires statiques (SRAMs)
Ligne de commande
➼ plus rapides Vdd
➼ plus fiables
➼ plus facile à utiliser
Bit Bit
Utilisation : mémoire cache
Mémoires dynamiques (DRAMs)
Ligne de commande
➼ capacités de stockage plus élevées
que les SRAMs (car plus petites)
➼ consomment moins de puissance Bit
Utilisation : mémoire de masse (sur carte mère)
1. RAPPELS - Eléments d’architecture des CIs
Mémoires Mortes
➘ ROM
➘ PROM
➼ ROM programmable par l’utilisateur
➼ technologie bipolaire
➼ programmation par fusible (impulsion de courant)
➼ non reprogrammable
➘ EPROM et EEPROM
➼ technologie CMOS
➼ programmation par grille flottante
➼ effacement par UV (électrique pour les EEPROMs)
1. RAPPELS - Eléments d’architecture des CIs
Les systèmes séquentiels
Entrées Primaires Bloc Sorties Primaires
x(t) Combinatoire C z(t)
Pseudo-Entrées Primaires Pseudo-Sorties Primaires
y(t) Eléments Y(t)
mémoire
Horloge
➘ Eléments séquentiels
➼ bascules RS, JK, D, ...
➼ registres série, parallèle, à décalage, ...
➼ compteurs synchrones, décompteurs, ...
1. RAPPELS - Eléments d’architecture des CIs
Exemple d ’architectures de Microprocesseur
➼ Von Neumann (une seule mémoire pour instructions et données)
➼ Harvard (deux zones : une pour instructions, une pour données)
➼ pipeline (rapide mais duplication de registres - surface)
➼ multitache (comprend un “Hardware scheduler”)
➼ parallèle (compromis vitesse/surface)
➼ VLIW (Very Long Instruction Word)
➼ …
Les architectures des microprocesseurs actuels sont
toutes des architectures pipelines (7 niveaux pour le
PowerPC, 20 pour le Pentium 4) de type RISC.
