Université de Monastir
Ecole Nationale d’Ingénieur de Monastir
Tp3 : Méthodologie Avancée d’Électronique
Numérique
Vivado HLS
Realisé par :
Chalghoum Mohamed
Jellouli Wissem
2ème Année Génie Electrique
Groupe 1 TP 1
2021/2022
MOHAMED CHALGHOUM ET WISSEM JELLOULI 1
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1. Introduction
La synthèse de haut niveau (HLS), parfois appelée synthèse C, synthèse au niveau du système électronique
(ESL), synthèse algorithmique ou synthèse comportementale, est un processus de conception automatisé qui
prend une spécification comportementale abstraite d'un système numérique et trouve une structure au
niveau du transfert de registre qui réalise le comportement donné.
2. Objectifs
L’objectif de ce TP est de se familiariser avec le logiciel Vivado HLS en réalisant un filtre FIR à l’aide d’un
programme de haut niveau.
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3. Manipulation
Simulation
Synthèse
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Dans la section Performance Estimates : la période d'horloge est fixée à 10 ns.
Le logiciel cible une période d'horloge de (10 - 1,25 = 8,75 ns).
L'incertitude de l'horloge garantit qu'il y a une certaine marge de temps disponible pour un certain retard.
Dans la section Summary :
• La conception a une latence de 89 cycles d'horloge : il faut 89 cycles d’horloges pour avoir les résultats.
• L'intervalle est de 90 cycles d'horloge : le prochain ensemble d'entrées est lu après 90 cycles d'horloge. C'est
un cycle après l'écriture de la sortie finale. Cela indique que la conception n'est pas en pipeline. La prochaine
exécution ne peut commencer que lorsque la transaction se termine.
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Dans la section Utilization Estimates:
La conception utilise 159 LUT, 4 DSP48E et 180 FF (Bascules).
Les nombres d'utilisation des ressources sont des estimations car la synthèse RTL pourrait effectuer
des optimisations supplémentaires, et ces pourcentages pourraient changer après la synthèse RTL.
Dans la section Détail:
Tout le retard de latence est dû à la logique RTL synthétisée à partir de la boucle nommée Shift_Accum_Loop :
c’est la fonction avec la latence la plus élevée : cette boucle s'exécute 11 fois. Chaque exécution nécessite 8
cycles d'horloge, pour un total de 88 cycles d'horloge.
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Vérification RTL
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Analyse
Shift_Accum_Loop : nécessite 8 cycles d'horloge pour s’exécuter.
FF (Flip Flop) : nombre de bascule utilisées = 180
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Changement de la carte FPGA
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Le temps estimé a changé (le seul paramètre qui a changé) de 8.25 à 7.68.
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Exportation
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4. Conclusion
Dans ce TP, nous avons créé un projet de synthèse de haut niveau à l’aide du logiciel Vivado HLS en décrivant
les étapes principales du flux de conception.
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