Chapitre 4

BASCULES ET CIRCUITS ASSOCIES

4.1 GENERALITES

4.1.1 Définitions
Une bascule est un circuit électronique bistable capable de retenir un bit d’information
binaire ; les différents types de bascules sont : les bascules R-S, les bascules D et les bascules JK.
La bascule est l’élément de base des circuits séquentiels numériques.
On appelle circuit séquentiel un circuit tel que son état à un instant donné dépend à la fois de
la combinaison des variables d’entrée présente à l’entrée à cet instant et de l’état antérieur de la sortie
avant l’établissement de cette combinaison. Un circuit séquentiel possède donc la fonction mémoire.
Les principaux outils d’analyse des circuits séquentiels sont : la méthode du diagramme
fonctionnel séquentiel (dénommé GRAFCET en France) et la méthode du diagramme temporel appelé
chronogramme.

4.1.2 Chronogramme
Un chronogramme est un diagramme qui établit l’évolution dans le temps des états logiques
d’un signal binaire. On distingue :

- le chronogramme dynamique : c’est l’évolution réelle du signal binaire tenant compte des
retards de propagation dans les circuits
- le chronogramme statique : c’est une approximation négligeant les retards de propagation
Dans un chronogramme, on s’intéresse aussi aux
(a)
transitions (ou fronts) :
- le passage d’un signal du niveau bas au niveau haut
(b)
est appelé transition positive ou front montant,
- le passage d’un signal du niveau haut au niveau bas Figure 4.1 : Transitions d’un signal binaire :
est appelé transition négative ou front descendant. a) forme réelle
b) représentation simplifiée courante

La figure 4.1a illustre un signal avec les deux types de transitions. Le point de référence d’une
transition pour les mesures de temps est situé à mi-hauteur. Une transition réelle n’est pas instantanée,
mais il est de pratique généralisée d’utiliser des fronts verticaux pour simplifier la représentation des
transitions pour l’établissement des chronogrammes : c’est ce que montre la figure 4.1b.

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Exemple :
On considère le circuit de la figure 4.2.a. Le signal d’entrée A est une onde carrée de période
T. Pour simplifier l’analyse, on supposera que les temps de propagation pour les deux transitions et les
trois portes sont égaux à une valeur tp.
La figure 4.2.b représente le chronogramme statique : la sortie Y présente un niveau bas
permanent.
La figure 4.2.c représente le chronogramme dynamique : la sorite Y possède en réalité une
forme différente de ce que montre le chronogramme statique.

a) Circuit en étude

b) Chronogramme statique c) Chronogramme dynamique

Figure 4.2 : Différence entre chronogramme statique et chronogramme dynamique

4.1.3 Types de signaux en circuits numériques

[Link] Signal d’horloge

On appelle horloge en circuits numériques tout

générateur d’ondes rectangulaires ou carrées de période
déterminée et d’amplitude compatible aux circuits
numériques (voir figure 4.3). L’horloge sert de signal de
synchronisation.
Figure 4.3 : Signaux d’horloge
(T = période)

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[Link] Impulsions

a) Définition

Une impulsion est un signal intermittent de durée tw déterminée : l’horloge est donc un train
d’impulsions régulièrement espacées. Les impulsions sont utilisées pour faire de la temporisation ou
donner le « top » des circuits numériques (initialisation, départ, arrêt, etc.).

b) Parties actives d’une impulsion

Un circuit séquentiel utilise une impulsion de différentes manières :

- soit pendant toute sa durée ; une impulsion a) impulsion active au

niveau haut
active au niveau haut est une impulsion positive b) impulsion active au
niveau bas
(figure 4.4.a) et une impulsion active au niveau
c) impulsion active sur
bas est une impulsion négative (figure 4.4.b) ; front montant
d) impulsion active sur
- soit sur l’un de ses fronts : front montant (figure front descendant
4.4.c), ou front descendant (figure 4.4.d).
Figure 4.4 : Parties actives des impulsions
c) Impulsions synchrones et impulsions asynchrones

Les impulsions sont dites

Impulsions asynchrones
synchrones lorsque leurs instants
d’apparition sont liés à un signal Horloge
d’horloge ; quand ces instants sont
Impulsions synchrones
quelconques, les impulsions sont dites
asynchrones (figure 4.5). Figure 4.5 : Impulsions asynchrones et synchrones

[Link] Niveaux
On appelle niveau un signal de durée
Niveaux asynchrones
indéterminée.
Un niveau est dit synchrone lorsque ses Horloge
instants d’apparition sont liés à un signal
Niveaux synchrones
d’horloge ; quand ces instants sont quelconques,
le niveau est dit asynchrone (figure 4.6).
Figure 4.6 : Niveaux asynchrones et synchrones.

NOTA : une bascule est dite synchrone si elle peut réagir à une transition ; dans le cas contraire, elle
est dite asynchrone ; dans la terminologie anglophone, une bascule synchrone est appelée
« flip-flop » et une bascule asynchrone appelée « latch » (« latch » = verrou).

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4.2 LES BASCULES SR

4.2.1 La bascule SR asynchrone

La lettre S est mise pour « SET » mise à 1 et la lettre R pour « RESET » remise à 0. On
appelle bascule SR asynchrone un circuit logique à deux entrées S et R et une sortie Q telle que :
- Si on fait S = 1 (état actif) et R = 0 (état inactif), Q prend l’état 1 (état actif) et conserve
cet état lorsqu’on repasse à la combinaison S = 0 et R = 0.
- Si on fait S = 0 (état inactif) et R = 1 (état actif), Q prend l’état 0 (état inactif) et conserve
cet état lorsqu’on repasse à la combinaison S = 0 et R = 0.
- L’état de Q pour S = 1 et R = 1 n’est pas imposé.
Les deux solutions à ce problème sont données par les expressions :

Q  S  Q R  S .(Q R) (1)

Q  (S  Q) R  (S  Q)  R (2)
Les circuits qui correspondent aux expressions de (1) sont donnés par les figures 4.7a et 4.7b
et la table de fonction est donnée à la figure 4.7.c. On note que, pour toutes les combinaisons sauf la

combinaisons S =R = 1, on a Q R  Q : pour cette raison, cette sortie est désignée par Q .

La bascules SR asynchrone telle que présentée par les circuits de la figure 4.7 est théorique et
n’existe pas dans le commerce ; cependant nous baserons nos prochaines études sur le circuit de la
figure 4.7b que nous désignerons par bascule SR asynchrone théorique.

a) b) c)
Figure 4.7 : Bascule SR asynchrone théorique avec entrées actives au niveau haut.

La forme de la bascule SR asynchrone qui est commercialisée est celle possédant les entrées

actives au niveau bas : il suffit d’utiliser directement les points S et R de la figure 4.7.b comme
entrées (les portes 3 et 4 fonctionnant en inverseurs sont enlevées). Le circuit obtenu (figure 4.8), est

appelé bascule S R asynchrone ou « latch » S R .

 Q0 = valeur de Q avant
l’établissement de la
condition d’entrée spécifiée.
 1* correspond à une
combinaison interdite.
a) Latch SR b) Table de fonction c) Exemple de chronogramme
Figure 4.8 : Latch S R avec table de fonction et exemple de chronogramme.

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Exemple d’application du latch S R : Circuit anti-rebond

Lorsqu’on ferme les contacts d’un interrupteur mécanique, il se produit un rebondissement des
contacts, lequel se traduit par une suite de transitions fermeture-ouverture avant la stabilisation à la
position finale de fermeture. C’est que montre la figure 4.9.a. Une telle transition, d’une durée de
quelques millisecondes, est inacceptable aux entrées des circuits numériques. Le latch S\R\ peut servir
à éliminer ces rebonds comme l’indique la figure 4.9.b.
Dès que l’interrupteur touche la borne opposée en passant d’une position à l’autre, (par
exemple de 2 à 1), la sortie du latch change d’état en passant de 0 à 1 et ne « voit » pas les rebonds
successifs du contact. La sortie Q conservera cet état jusqu’à ce que l’interrupteur revienne toucher la
borne 111. : au premier contact avec cette borne, Q passe de 1 à 0 et ne voit plus les rebonds qui
suivent.

a) Rebondissement des contacts

b) Elimination des rebonds par circuit antirebond

Figure 4.9 : Circuit antirebond.

4.2.2 La bascule SR à validation

En remplaçant le niveau permanent 1 logique de la bascule SR asynchrone théorique de la
figure 4.7.b par une entrée de validation que nous désignerons par G, on obtient une bascule SR
asynchrone à validation :
- lorsque G = 0, la bascule n’est pas validée, la sortie garde son état quelque soient les états
de S et de R
- lorsque G = 1, la bascule est validée : la sortie Q dépend des combinaisons de S et R.
On peut modifier la bascule SR à validation pour lui ajouter des entrées d’initialisation à un
instant désiré. C’est le rôle des entrées CLR (mis pour « CLEAR » = effacement, remise à zéro) et

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PRE (mis pour « PRESET » = prérégler à 1) sur la figure 4.10. Ces deux entrées sont prioritaires sur
les autres entrées et actives au niveau bas :

- si PRE = 0 et CLR = 1, Q = 1 et Q = 0

- si PRE = 1 et CLR = 0, Q = 1 et Q = 1

- si PRE = 1 et CLR = 1, Q et Q dépendent des autres entrées

- si PRE = 0 et CLR = 0, Q = 1 et Q = 1, ce qui est un état interdit.

Pour traduire le niveau actifs bas de ces entées, on les surmonte d’une barre, soient PRE et

CLR

c) Symbole (non
a) Logigramme b) Table de fonction normalisé)

Figure 4.10 : Bascule SR à validation avec entrées PRESET et CLEAR.

4.2.3 La bascule SR synchrone

On obtient une bascule SR synchrone en reliant l’entrée G de la bascule SR à validation à un
détecteur de front. Le circuit de la figure 4.2 précédemment étudié indique le principe d’un détecteur
de front montant (dans les circuits intégrés, la fonction détection de front n’est pas séparée de la
fonction bascule). La bascule obtenue possède une entrée sensible à un front d’impulsion : une telle
entrée est appelée entrée dynamique ou entrée d’horloge CLK (mis pour « CLOCK » = horloge). La
figure 4.11 donne le circuit de la bascule SR synchrone.

a) Logigramme b) Table de fonction

Figure 4.11 : Bascule SR synchrone avec entrées PRESET et CLEAR.

4.3 LES BASCULES D

D est mis pour « DATA » = Données.

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4.3.1 La bascule D à verrouillage ou « latch » D
Le lacht D est une modification de la bascule SR à validation de la figure 4.10 :
- l’entrée S devient l’entrée unique de donnée D,
- l’entrée R devient le complément de l’entrée S, c’est-à-dire de D;
On obtient le circuit de la figure 4.12 d’un latch D avec entrées PRESET et CLEAR.

a) Logigramme b) Table de fonction c) Symbole CEI

Figure 4.12 : Latch D avec entrées PRESET et CLEAR.

Si les entrées PRESET et CLEAR sont inactives, le fonctionnement est le suivant :
- si G = 0, le latch est bloqué ; la sortie ne peut pas changer d’état.
- si G = 1, le latch est validé : la sortie Q est égale à l’entrée D et suit les changement de D.
Les latches D du commerce peuvent être avec ou sans les deux entrées ou posséder seulement
l’entrée CLEAR.
La figure 4.12c donne le symbole d’un latch D avec entrées PRESET et CLEAR.

ATTENTION : Au niveau de la symbolisation de la CEI, PRE est remplacé par S (pour SET),
CLR par R (pour RESET) et la validation G par C (pour CONTROL).

4.3.2 La bascule D synchrone ou « flip-flop » D

C’est une modification du latch D qui consiste à ajouter un détecteur de front à l’entrée de
validation.
Le fonctionnement du flip-flop D est le suivant : après le front actif du signal d’horloge, la
valeur de D est transférée à la sortie Q qui garde cette valeur et ne peut plus changer tant qu’il n’y a
pas un autre front actif de l’horloge : c’est la fonction mémoire. La figure 4.14 donne le schéma d’un
flip-flop D avec entrées PRESET et CLEAR.

a) Logigramme b) Table de fonction c) Symbole CEI

Figure 4.13 : Flip-flop D avec PRESET et CLEAR.

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NOTA : Une entrée dynamique (entrée d’horloge) possède un symbole particulier pour la différencier
des autres entrées : c’est ce qu’indique la figure 4.14 ; la symbolisation CEI utilise la lettre C
(tout comme pour l’entrée G) pour désigner l’entrée d’horloge.

a) Entrée active sur front montant b) Entrée active sur front descendant
Figure 4.14 : Symboles des entrées dynamiques.

4.4 LES BASCULES JK

4.4.1 La bascule JK à transition

On considère la bascule SR synchrone de la figure 4.12 étudiée précédemment. On ajoute

deux entrées J et K câblées de manière à avoir S  J Q et R  KQ . Le circuit obtenu à la figure 4.15

est celui de la bascule JK à transition.

a) Logigramme b) Table de fonction c) Symbole CEI

Figure 4.15 Bascule JK à transition avec entrées PRESET et CLEAR.

Le fonctionnement est le suivant :

 J = 0 et K = 0 ==> S = 0 et R = 0 : la bascule conserve son état précédent Q0 ;
 J = 0 et K = 1 ==> S = 0 et R = Q :
- Si Q = 0 alors R = 0, donc la bascule conserve l’état précédent : Q = Q0 = 0 ;
- Si Q = 1 alors R = 1, donc la bascule est forcée à Q = 0.
- En conclusion J = 0 et K = 1commande Q = 0 après le front actif du signal d’horloge.

 J = 1 et K = 0 ==> S  Q et R  0 :
- Si Q = 0 alors S = 1, donc la bascule est forcée à Q = 1 ;
- Si Q = 1 alors S = 0, 0 donc la bascule conserve l’état précédent : Q = Q0 = 1
- En conclusion J = 1 et K = 0 commande Q = 1 après le front actif du signal d’horloge.

 J = 1 et K = 1 ==> S  Q et R  Q :
- Si Q = 0 alors S = 1 et R = 0, donc la bascule est forcée à l’état opposé Q = 1 ;
- Si Q = 1 alors S = 0 et R = 1, donc la bascule est forcée à l’état opposé Q = 0.

- En conclusion J = 1 et K = 1commande Q  Q0 après le front actif du signal d’horloge.

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 La bascule JK n’a pas de combinaison interdite. C’est une bascule polyvalente pouvant servir
à obtenir les autres types de bascules.

Exemple : Décrivez comment obtenir un latch S R à partir d’un flip-flop JK.

Solution :
Cela n’est possible que si la bascule JK possède les
entrées PRE et CLR : on met les entrées CLK, J et K en

permanence au niveau logique bas ; on utilise PRE pour S et

Figure 4.16 : latch S R à partir de
CLR pour R (voir figure 4.16). bascule JK à transition.

Exemple : Décrivez comment obtenir un flip-flop D à partir d’un

flip-flop JK.
Solution : Il suffit de faire K  D à l’aide d’un inverseur
et J = D (voir figure 4.17). Figure 4.17 : flip-flop D à partir du :
flip-flop JK.

Exemple : Décrivez comment obtenir un diviseur de fréquence par deux à l’aide d’un flip-flop JK.

Solution :
On met J et K en permanence au niveau haut. Comme Q bascule à son état opposé à chaque
front montant de CK, Q aura une période double de la période T de CK donc une fréquence divisée par
deux (voir figure 4.18).
On met J et K en permanence au niveau
haut. Comme Q bascule à son état opposé à
chaque front montant de CK, Q aura une
période double de la période T de CK donc une
fréquence divisée par deux : figure 4.18. Figure 4.18 : Diviseur de fréquence par deux.

4.4.2 La bascule maître-esclave JK

On appelle bascule JK maître-esclave le circuit de la figure 4.19a ci-dessous.

a) Logigramme b) Table de fonction c) Symbole

Figure 4.19 : bascule maître-esclave JK.

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 Le circuit comprend deux bascules SR à validation montées en cascade : la première est
appelée bascule maître (M) et la deuxième bascule esclave (E). Les entrées de commande sont les
entrées J et K. Les entrées de validation sont inversées l’une par rapport à l’autre et utilisent un signal
commun CLK : la bascule JK maître-esclave est donc à déclenchement sur impulsion complète. Les
sorties du système sont celles de la bascule esclave.

L’analyse du système est similaire à celle de la bascule JK à transition négative : la différence

est que, ici, les changements d’état de la sortie Q (esclave) sont commandés après l’impulsion
d’horloge (impulsion positive dans le cas de la figure 4.19). Cette différence du mode de
déclenchement entraîne la différence de fonctionnement entre les deux types de bascules JK :
- la bascule JK à transition ne réagit seulement qu’aux valeurs des entrées J et K qui sont en
vigeur à l’instant de la transition active de l’horloge, il faut respecter le temps de maintien de
la bascule. maître-esclave.
- La bascule JK maître-esclave « voit » les changements de J et K tant que CLK = 1, de sorte
que ces dernières n’ont pas besoin d’être stable quand CLK passe à 0. L’avantage est qu’il n’y
a pas de temps de maintien à respecter, mais cela peut être un inconvénient lorsque les entrées
J et K captent des parasites quand CLK = 1.
De nos jours, les bascules JK maîtres esclaves sont désuètes.

4.4.3 Exploitation des bascules JK

Soient tn et tn+1 respectivement les instants avant et après l’impulsion d’horloge CK (ou la
transition d’horloge CK dans le cas de la bascule à transition). Soient Qn et Qn+1 les valeurs associées à
tn et tn+1. Il est possible de déterminer les commandes d’entrées J et K à appliquer à la bascule pour
obtenir la sortie Qn+1 désirée, connaissant la sortie Qn.
Par exemple, si à l’instant tn, on a Qn = 0 et qu’on désire Qn+1 = 0 à l’instant tn+1, on peut faire J
= 0 et K = 0 pour conserver Qn+1 = Qn = 0 ou faire J = 0 et K = 1 pour forcer Qn+1 = 0, ce qui se résume
dans les deux cas par la combinaison J = 0 et K =X ( X = indifférent).
On trouvera en faisant la même analyse que si à l’instant t n on a Qn = 0 et qu’on désire Qn+1 =
1 à l’instant tn+1, il faudra J = 1 et K = X.
La table qui résume l’analyse pour les quatre cas possibles est appelée table d’excitation de la
bascule JK (voir figure 4.20). Cette table est très utile dans la synthèse des circuits utilisant des
bascules JK.
a) Table d’excitation b) Table de fonction
tn tn+1 tn tn tn+1
Qn Qn+1 J K J K Qn+1
0 0 0 X 0 0 Qn
0 1 1 X 0 1 0
1 0 X 1 1 0 1
1 1 X 0 1 1
Figure 4.20 : Table d’exploitation des bascules JK.

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4.5 Exigence temporelle des entrées synchrones de données
En plus des temps de propagation, il y a deux autres spécifications de temps dont il faut tenir
compte pour les bascules synchrones :

a) Le temps de stabilisation tsu (en Anglais « setup time »)

C’est le temps pendant lequel la donnée (D, J ou K) doit être stable à l’entrée avant la
transition active de l’horloge.

b) Le temps de maintien th (en Anglais « hold time »)

C’est le temps pendant lequel la donnée doit être maintenue à l’entrée après la transition active
de l’horloge.
Les fiches techniques spécifient les valeurs minimales de tsu et de th.

Exemple : On considère le circuit de la figure 4.21

Figure 4.21 : Exemple d’application des temps de maintien et de stabilisation.

1°) Donnez les caractéristiques de la donnée à l’entrée D1 pour un fonctionnement correct.

2°) Donnez la fréquence maximale du signal d’horloge pour un fonctionnement correct.
Solution
1°) Si on prend le cas général d’une donnée à niveaux variables, la durée minimale de chaque niveau
est t1 = tsu + th = 25 ns. De plus, les changements de niveau de la donnée sur D1 doivent avoir lieu au
moins 20 ns (correspondant au tsu) avant le front montant du signal d’horloge.
2°) Les temps de propagation de la donnée de D1 à D2 sont :
 TPLH = 40 + 30 = 70 ns
 TPHL = 25 + 22 = 47 ns ;
Dans le pire des cas, il faut 70 ns pour que la donnée soit présente à D2.
Pour que la donnée soit enregistrée de façon correcte par la bascule Q2, il faut qu’elle soit
présente 20 ns au moins avant la transition n°2 de l’horloge (voir chronogramme de la figure 4.22). La
période minimale de l’horloge est : Tmin= TPLH + tsu = 70 + 20 = 90 ns.
La fréquence maximale du signal d’horloge est : fmax = 1/Tmin = 11,11 MHz.

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 Figure 4.22 : Chronogramme de l’exemple d’application des temps de maintien et de stabilisation.

4.6 Symboles des bascules

Un symbole logique peut représenter un opérateur simple ou un circuit intégré réel
correspondant à un regroupement de plusieurs opérateurs. Un symbole comprend un cadre ou un
regroupement de cadres complété de symboles distincts. On distingue le cadre d’opérateur, le cadre
des communs et le cadre d’opérateur commun de sortie (voir figure 4.23).

Cadre du symbole des Cadre d’opérateur

Cadre d’opérateur
communs commun de sortie

Figure 4.23 : Principaux types de cadres des symboles logiques

Le symbole inclut aussi une relation de dépendance entre les accès :

- l’accès influençant est marqué par un symbole littéral suivi d’un numéro d’identification ;
- chacun des accès influencés est marqué par un symbole précédé du même numéro d’identification
que l’accès influençant.
Pour en savoir plus, voir le document annexe n°2 relatif aux symboles graphiques pour
opérateurs logiques binaires.
Les principaux symboles littéraux utilisés pour les bascules sont :
 D, J et K : entrées de bascules ;
 S et R respectivement pour entrées de dépendance de mise à 1 ( PRESET) et de remise à 0
(CLEAR) ;
 C : pour entrée de dépendance de commande (par niveau ou par horloge).
 EN : entrée de dépendance de validation.
 Etc.

4.7 Exemples de bascules en circuits intégrés

Voir planches 4.1 et 4.2.

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 Type SN7470 : AND-GATED J-K POSITIVE-EDGE-TRIGGERED FLIP-FLOPS with PRESET and CLEAR

Types SN74’74 : dual D-TYPE POSITIVE-EDGE-TRIGGERED FLIP-FLOPS with PRESET and CLEAR

Type SN74LS76A : dual NEGATIVE-EDGE-TRIGGERED JK FLIP-FLOPS with PRESET and CLEAR

Nota : il existe le circuit intégré 7476 (désuet) qui comporte deux bascules JK maîtres-esclaves et ayant même
disposition de broches que le 74LS76A
Type SN74276 : quadruple J K flip-flops with common preset and clear, separate negative edge triggered clocks with hysteresis

Planche 4.1 : Bascules en circuits intégrés 7470,74’74,74LS76A et 74276

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 Type SN74276 : QUADRUPLE S R LATCHES

SN74’ 373 : OCTAL D-TYPE TRANSPARENT LATCHES

SN74’ 374 : OCTAL D-TYPE POSITIVE EDGE-TRIGGERED FLIP-FLOPS

Type SN74LS375 : 4-BIT BISTABLE LATCHES

Planche 4.2 : Bascules en circuits intégrés 74'279, 74’373, 74’374 et 74375

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4.8 Trigger de Schmitt
Lorsque les temps de transition en entrée sont trop longs, des oscillations peuvent se produire
en sortie des portes ordinaires quand le signal d’entrée se trouve dans l’intervalle indéterminé c’est ce
que montre l’exemple de l’inverseur à figure 4.24a. Les mêmes conditions d’entrée peuvent conduire à
un déclenchement erratique des bascules. VT  VT 

Un dispositif qui dispose d’une entrée en trigger de Schmitt peut être piloté par des signaux
d’entrée lents et produire quand même des changements de niveau sans oscillations. La sortie change
d’état généralement très rapidement indépendamment des caractéristiques du signal d’entrée : la figure
4.24b montre l’exemple d’un inverseur à entrée trigger de Schmitt.

Tant que la tension d’entrée n’a pas dépassé une tension dite tension « seuil de montée », VT 

la sortie de la porte ne change pas d’état. VT  est la tension d’entrée à laquelle la sortie change d’état
pendant les transitions positives du signal d’entrée. Une fois que la sortie a changé d’état, elle le
demeure même si l’entrée revient sous la tension VT  (à cause d’une mémorisation) ; la sortie ne
changera d’état dans le sens opposé que si le signal d’entrée passe sous la tension dite « seuil de
descente » VT  , c’est-à-dire la tension d’entrée à laquelle la sortie change d’état pendant les transitions

négatives du signal d’entrée. Les valeurs de VT  et VT  dépendent de la famille logique mais on a

toujours VT   VT  . La différence VT   VT  est appelée hystérésis.

Les dispositifs disposant d’une entrée en trigger de Schmitt possèdent, au niveau de la ou des
entrées concernées un signe distinctif qui est le signe d’hystérésis (voir inverseur de la figure 4.24b).

a) Fonctionnement de l’inverseur normal b) Fonctionnement de l’inverseur trigger de Schmitt.

Figure 4.24 : Illustration du fonctionnement d’un dispositif trigger de Schmitt

A titre d’exemple, les circuits intégrés 74LS14 et 74HC14 comportent 6 inverseurs trigger de
Schmitt, le circuit intégré 74LS18A comporte 2 portes NAND à 4 entrées trigger de Schmitt, le circuit
intégré 74LS24A comporte 4 portes NAND à 2 entrées trigger de Schmitt.

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4.9 Fonctions auxiliaires des circuits séquentiels
Les applications de logique séquentielle nécessitent plusieurs circuits auxiliaires dont les plus
importants sont liés à la génération d’impulsion et à la génération du signal d’horloge : il s’agit du
multivibrateur monostable et du multivibrateur astable.

4.9.1 Le multivibrateur monostable

[Link] Définition

On l’appelle simplement monostable.

C’est un circuit qui possède un état stable et un
état quasi stable. L’état stable est l’état de
repos et l’état quasi stable est l’état dans lequel
Figure 4.25 : Symbole général du monostable
l’entrée de commande T fait déclencher le
circuit : la sortie Q gardera l’état quasi stable
pendant une durée déterminée tw et retournera à
l’état stable d’elle-même.
La durée tw de l’état quasi stable est réglée par un réseau externe RC qu’on ajoute au
monostable. Le signal délivré par la sortie Q du monostable est une impulsion positive ; le
complément Q (impulsion négative) peut être aussi disponible.

[Link] Les deux types de monostables

a) Le monostable non redéclenchable
L’impulsion de sortie débute dès le
premier front actif du signal de déclenchement
T : tout autre front qui survient avant la fin de
l’état quasi stable est sans effet ; Q retournera
au repos dès l’écoulement de tw. Une nouvelle
impulsion ne sera possible à la sortie qu’après Figure 4.26 : Chronogramme du monostable non
redéclenchable
un temps t supérieur au temps de
recouvrement du circuit.

b) Le monostable redéclenchable

Lorsque le circuit est placé dans l’état

quasi stable par un premier front de
déclenchement, tout autre front de
déclenchement qui survient avant le retour à Figure 4.27 : Chronogramme du monostable
l’état stable relance le temps d’impulsion tw. redéclenchable

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[Link] Réalisation des monostables
a) Monostables avec des portes logiques

Figure 4.28 : monostable à portes NOR Figure 4.29 : monostable à portes NAND

Le fonctionnement du monostable à portes NOR de la figure 4.28 est le suivant :

- Avant l’instant t0, on suppose que la sortie Q est à l’état bas de même que l’entrée de
déclenchement T : le point Y est donc à l’état haut tout comme le point Z (car l’impédance du
condensateur est très grande en régime stable).
- A l’instant t0, si T passe à l’état haut, Y passe à l’état bas. Cette variation brutale de la tension sur
la cathode du condensateur rend son impédance nulle et fait passer Z au niveau bas : Q passe donc
au niveau haut. Le condensateur commence à se charger ; la tension VZ(t) au point Z à pour
expression : VZ (t )  V A  VY (t  t 0 )  VY (t  t 0 )e t / RC
- A l’instant t = t1, la tension de charge du condensateur atteint le seuil de niveau haut pour l’entrée
de la porte n°2 montée en inverseur. Q passe donc à l’état bas et fait basculer Y au niveau haut.
- Le monostable obtenu est à déclenchement sur front montant de T. L’impulsion à Q est positive et
celle à Y est négative. La durée tw des impulsions de sortie est donnée par la relation :

 V (t  t ) 
tw = .R.C avec   ln1  Z 1

V (t  t ) 
Y 1 

La valeur exacte de  dépend de la tension d’alimentation et des caractéristiques des portes utilisées.
On peut analyser de manière similaire le monostable à portes NAND. Il est à déclenchement
sur front descendant de T. Le point Q donne une impulsion négative de sortie et le point Y une
impulsion positive de sortie. L’expression de la tension VZ(t) entre les instants t0 et t1 est la même que
celle du circuit à portes NOR. La durée des impulsions est proportionnelle au produit R.C. Le
coefficient  de proportionnalité est pour ce cas :
VZ (t  t1 )
  ln
VY (t  t1 )

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 b) Monostables en circuits intégrés dédiés (TTL et CMOS)
- CI 74121 : un monostable non redéclenchable (voir figure 4.30)

Table de fonction
tw = [Link].ln2
= 0,7 [Link]
1,4 k < Rext < 40 k
10 pF < Cext < 1000 F

Symbole logique

RT = Rp + Rint, avec Rint = 2 k. RT = Rext.

Connexion des composants externes, tw variable Connexions des composants externes, tw fixe

Figure 4.30 : Monostable 74121

- CI 74122 et 74422 : un monostable redéclenchable avec RAZ par boîtier.

- CI 74123 et 74423 : deux monostables redéclenchables avec RAZ par boîtier.
- CI 74221 : deux monostables non redéclenchables avec RAZ.
- CI 4528 et 4538 : deux monostables avec RAZ par boîtier, chacun pouvant être connecté
pour fonctionner en redéclenchable ou en non redéclenchable.

c) Monostable avec le timer “555”

Le timer (terme anglais signifiant : minuterie, temporisateur) 555 est un circuit intégré de la
catégorie des circuits linéaires et comportant 8 broches (voir « The Linear Integrated Circuits Data
Book »). Les principales variantes sont : le “NE555”, le “SE555” et le “CA555”. Il peut être alimenté
de 5 V à 15 V et fournir des temporisations dans la gamme des microsecondes aux heures. Il peut
fonctionner en monostable ou en astable avec rapport cyclique variable. Les versions NE et SE,
compatibles TTL, peuvent supporter jusqu’à 200 mA.

La figure 4.31 donne son schéma fonctionnel, la figure 4.32 la connexion externe pour un
fonctionnement en monostable et la figure 4.34 la connexion pour un fonctionnement en astable.

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 Nota : le symbole ci-dessus n’est pas
normalisé.

Figure 4.31 : Schéma fonctionnel du timer 555 Figure 4.32 : Timer 555 en monostable

Le déclenchement est sur front descendant, l’impulsion fournie en sortie est positive, le
fonctionnement est non redéclenchable dans les conditions normales d’utilisation. Ces conditions
imposent que la durée T de l’impulsion de déclenchement soit inférieure à la durée tw des impulsions à
produire en sortie ; l’expression de tw est alors :
VCC V
tw = RA.C.ln3 ≈ 1,[Link].C avec < RA < CC
10 mA 1 A

Pour une impulsion de déclenchement

de durée supérieure à tw, il faut utiliser un filtre
différentiateur résistance-condensateur sur
l’entrée de déclenchement comme l’indique la
figure 4.33. La constante de temps [Link] du
filtre doit être choisie de manière que la
tension Vf(t) (tension Vf à la sortie du filtre en
fonction du temps) soit supérieure à 1/3 de VCC
avant l’expiration de tw. En pratique, on Figure 4.33 : Timer 555 en monostable avec
différentiateur d’entrée
recommande :
[Link] < tw/5 (pour Vf(tw) > 0,99VCC)

4.9.2 Les astables

Les circuits astables sont essentiellements des oscillateurs à ondes rectangulaires. Leur
principale fonction est de servir de signal d’horloge. En général, ils sont à fonctionnement libre («free
running oscillator ») c’est-à-dire qu’ils n’ont pas besoin d’entrée de commande. Les pricipaux circuits
utilisés comme astables sont : les oscillateurs à cristaux, les oscillateurs commandés en tension ou
VCO (voltage control oscillator), le timer 555 et les oscillateurs avec portes trigger de Schmitt.

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[Link] Les oscillateurs à cristaux
Ils utilisent comme élément externe un cristal piezo-électrique en quartz pour leur excitation,
ce qui fait d’eux des oscillateurs à haute stabilité (très peu influencé par les variations de température).
La fréquence obtenue à la sortie du circuit est directement fixée par la fréquence de vibration du cristal
externe. Le rapport cyclique (c’est-à-dire le rapport entre le temps de niveau haut th et la période) est
environ de 50%.
Exemples de circuits intégrés (voir fiches techniques pour de plus amples détails sur les circuits cités)
- 74LS320 et 74LS321 : fréquence de fonctionnement de 1 megahertz minimum à 20
megahertz maximum, sorties complémentaires à fort courant. Ces circuits utilisent en plus
du quartz un réseau externe LC parallèle résonant. Le circuit intégré 74LS321 comporte,
en plus des sorties normales, des sorties de fréquence divisée par deux et divisée par
quatre.
- 74S124 : le boîtier contient deux oscillateurs indépendants (fréquence de fonctionnement
de base : 1 hertz minimum à 60 megahertz maximum) conçus pour fonctionner soit
comme VCO, soit comme oscillateur à cristal. Dans le dernier cas la fréquence de sortie
est fixe et imposée par le cristal. Les entrées analogiques doivent être fixées aux niveaux
donnant la fréquence de base.

[Link] Les oscillateurs commandés en tension VCO

Un VCO est un oscillateur conçu pour fournir, à partir d’un condensateur externe à valeur
fixe, une fréquence de sortie qu’on peut faire varier. La variation de la fréquence de sortie à partir de
la valeur de base f0 est obtenue par une ou deux entrées de tensions analogiques : une entrée FC pour
la variation de fréquence entre le minimum et le maximum, une entrée RNG de variation de gamme
pour fixer la valeur maximale. Le rapport cyclique de la fréquence est de 50%.
Exemples de circuits intégrés :
- 74S124 : boîtier à deux VCO indépendants avec entrées FC et RNG, f0 : 1 Hz minimum à
60 MHz maximum
- 74LS624 : boîtier à un VCO avec entrées FC et RNG, f0 : 1 Hz minimum à 20 MHz
maximum, sorties complémentaires.
- 74LS625, 74LS626 : boîtiers à deux VCO indépendants, avec entrée FC, f0 : 1 Hz
minimum à 20 MHz maximum, sorties complémentaires.
- 74LS6267 : boîtier à deux VCO indépendants, avec entrée FC, f0 : 1 Hz minimum à 20
MHz maximum.

[Link] Le timer 555 en astable

La figure 4.34 donne la connexion externe du timer 555 pour un fonctionnement en astable. T
est la période du signal de sortie et f sa fréquence.

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 th = (RA + RB)C.ln2 = 0,693 (RA + RB)C
tl = RB.C.ln2 = 0,693 RB.C
T = th + tl = 0,693 (RA + 2RB)C
1 1,443
f  
T R A  2 RB C

VCC V
< RA < CC
10 mA 1 A
Figure 4.34 : Timer 555 en astable

A titre d’exemple, pour Vcc = 5 V, on recommande en pratique pour les composants :

R A  1 k

R A  RB  6,6 M

C  500 pF

Théoriquement, il n’est pas possible d’avoir un rapport cyclique de 50%, mais on peut
l’atteindre en choisissant la résistance RB très grande devant RA.

[Link] Astable avec trigger de Schmitt

La figure 4.35 donne le schéma d’un inverseur trigger de Schmitt monté en astable. Le signal
de sortie est approximativement carré et sa fréquence dépend des valeurs de R et C et des
caractéristiques des portes utilisées (voir figure 4.35).

Circuits Fréquence Limite de R Limite de C

intégrés
74LS14 f  0,8 / RC R  2 k
C  100 pF
74HC14 f  1,2 / RC R  10 M

Figure 4.35 Astable avec inverseur trigger de Schmitt

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4.10 EXERCICES D’APPLICATION

4.10.1 Donnez le chronogramme de la sortie Q d’une

bascule SR aux entrées de laquelle on applique
les signaux de la figure 1. On supposera Figure 1
qu’initialement, Q est au niveau bas.

4.10.2 Donnez le chronogramme de la sortie Q de la figure 2. La bascule JK est du type à

transition. Initialement on a Q = 0.

Figure 2

4.10.3 a) Donnez les chronogrammes des sorties QA, QB et QC de la figure 3 sur au moins 10
périodes du signal d’horloge après une impulsion sur le bouton poussoir « Initialisation ».
b) Déterminez la séquence représentée par le nombre binaire à 3 bits QCQBQA..

Figure 3

4.10.4 A l’aide du timer 555, donnez le schéma de réalisation d’une minuterie pour commander
une LED. Une impulsion sur un bouton-poussoir commande l’allumage de la LED qui
devra s’éteindre automatiquement au bout d’un temps donné. Ce temps sera réglable par
résistance variable entre 1 minute et 10 microsecondes.

4.10.5 A l’aide du timer 555, donnez le schéma de réalisation pour commander une LED fonctionnant en
clignotant. Le temps d’éclairement et le d’extinction doivent être approximativement égaux et
réglable par résistance variable entre 0,5 et 2 secondes.

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