REPUBLIQUE DU SENEGAL

Un Peuple-Un But-Une Foi

Ministère de l'Enseignement Supérieur et de la Recherche
Université Alioune Diop de Bambey

L'excellence est ma constance, l'éthique ma vertu

Année Académique : 2017-2018

Licence 3 PHYSIQUE-CHIMIE

Cours de l'électronique numérique

Responsables du cours : Dr THIAM

1
Table des matières

1 Verrous et Bascules 4
1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.2 Verrous . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.2.1 Verrous S-R . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.2.1.1 Dénition . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.2.1.2 Analyse du fonctionnement . . . . . . . . . . . . . . . . 4
1.2.1.3 Table de vérité . . . . . . . . . . . . . . . . . . . . . . . 5
1.2.2 Verrous S-R à entrée de validation (verrou RSH) . . . . . . . . . . 5
1.2.3 Verrou D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.3 Signal d'horloge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.4 Bascules déclenchées par front d'impulsion . . . . . . . . . . . . . . . . . 8
1.4.1 Dénition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.4.2 Bascule S-R synchrone . . . . . . . . . . . . . . . . . . . . . . . . 8
1.4.3 Bascules D (déclenchée par signal d'horloge) synchrone . . . . . . 10
1.4.4 Bascule J-K synchrone . . . . . . . . . . . . . . . . . . . . . . . . 11
1.4.5 Entrées asynchrones . . . . . . . . . . . . . . . . . . . . . . . . . 12
1.5 Applications des bascules . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
1.5.1 Stockage parallèle des données . . . . . . . . . . . . . . . . . . . . 13
1.5.2 Division de la fréquence . . . . . . . . . . . . . . . . . . . . . . . 14
1.5.3 Comptage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2 Circuits combinatoires de transcodage 17

2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.1.1 Circuits de transcodage : Dénition . . . . . . . . . . . . . . . . . 17
2.2 Décadeurs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.2.1 Dénition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.2.2 Décodeurs de 2 bits (1 parmi 4) . . . . . . . . . . . . . . . . . . . 18
2.2.2.1 Table de vérité d'un décodeurs de 2 bits . . . . . . . . . 18
2.2.3 Logigramme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
2.2.4 Décodeur de 3 bits (1 parmi 8) . . . . . . . . . . . . . . . . . . . 18
2.2.4.1 Table de vérité d'un décodeur de 3 bits . . . . . . . . . . 18
2.2.4.2 Logigramme d'un décodeur 1 parmi 8 d'état valide HAUT 18
2.2.5 Réalisation d'un décodeur à 3 entrées à partir de 2 décodeurs à 2
entrées . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
2.2.5.1 Schéma . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
2.2.5.2 Table de vérité . . . . . . . . . . . . . . . . . . . . . . . 19
2.2.6 Décodeur DCB-décimal . . . . . . . . . . . . . . . . . . . . . . . . 19
2.2.6.1 Décodeur DCB- Décimal 7442 . . . . . . . . . . . . . . . 19
2.2.6.2 Table de vérité Décodeur DCB-Décimal . . . . . . . . . 20
2.2.6.3 Décodeur DCB-7 segments . . . . . . . . . . . . . . . . . 20

2
 2.2.6.4 Application . . . . . . . . . . . . . . . . . . . . . . . . . 20
2.3 Codeurs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2.3.1 Dénition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2.3.2 Codeur Décimal DCB . . . . . . . . . . . . . . . . . . . . . . . . 21
2.3.2.1 Table de vérité d'un Codeur Décimal DCB . . . . . . . . 21
2.3.2.2 Logigramme d'un Codeur Décimal DCB (voir gure 2.6) 22
2.3.3 Codeur de priorité Décimal . . . . . . . . . . . . . . . . . . . . . 22
2.4 Convertisseurs de code ou transcodeurs . . . . . . . . . . . . . . . . . . . 22
2.4.1 Dénition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
2.4.2 Convertisseur de code binaire en code Gray . . . . . . . . . . . . 22

3
Chapitre 1

Verrous et Bascules

1.1 Introduction

Un circuit séquentiel est un circuit logique dont l'état des sorties dépend à la fois les
variables d'entrée et de l'état antérieur des sorties.

Figure 1.1  Circuit séquentiel.

1.2 Verrous

Les verrous sont des éléments de stockage temporaire possédant deux états stables
et fournit une catégorie diérente des bascules. Les verrous et bascules sont tous des
éléments pouvant demeurer dans l'un ou l'autre de deux (2) états stables et utilisent un
arragement dans lequel les sorties sont réinjectées aux entrées opposées.
La diérence majeure entre verrous et bascules réside dans la méthode utilisée pour les
faire passer d'un état à un autre.

1.2.1 Verrous S-R

1.2.1.1 Dénition
Un verrou (Lotch en anglais) est un multivibrateur, c'est à dire un composant logique
bistable. Il possède deux (2) entrées (R et S) et deux (2) sorties complémentaires (Q et
Q (voir gure 1.2). Les gures 1.3 & 1.4 représentent respectivement la Verrou R-S à
entrée valide HAUT et la Verrou R-S à entrée valide HAUT

1.2.1.2 Analyse du fonctionnement

 Lorsque la sortie Q est au niveau HAUT, le verrou est à l'état SET.
 Lorsque la sortie Q est au niveau BAS, le verrou est à l'état RESET.

4
 Figure 1.2  Symbole d'une verrou.

Figure 1.3  Verrou R-S à entrée valide HAUT Figure 1.4  Verrou R−S à entrée
. valide BAS.

 Lorsque S=0 et R= 0, le verrou est à l'état mémoire.

 Lorsque S=1 et R=1, état interdit.

1.2.1.3 Table de vérité

Soient Qn et Qn+1 l'état de la sortie avant et après la transition en entrée.
Table 1.1  Diagramme de Karnough
Entrées Sories
R S Qn+1 Observations
0 0 Qn Mémoire (la verrou prend son état en cours)
0 1 1 Verrou à l'état SET
1 0 0 Verrou à l'état RESET
1 1 x état interdit

Entrées Sortie
R S Qn Qn+1
S Qn /R Qn+1 00 01 11 10
0 0 0 0
0 0 1 1 1
0 0 1 1
1 0 0 x x
0 1 0 1
0 1 1 1 Equation logique
1 0 0 0
1 1 0 x Qn+1 = S + RQn (1.1)
1 1 1 x
Exercice : Compléter le chronogramme de la gure 1.5. Application : Le verrou peut être
utilisé comme éléminateur de rebondissement d'un interrupteur.
C.I : Le circuit 74LS279 est un verrou S − R

1.2.2 Verrous S-R à entrée de validation (verrou RSH)

Le verrou S-R à entrée de validation est un verrou posseédant une troisième entrée (entrée
de validation H voir gure 1.6) :

5
 Figure 1.5

 Lorsque H est active (niveau HAUT) : le verrou RSH se comporte comme un verrou
RS.
 Lorsque H est inactive (niveau BAS) : verrouilage (fonction mémoire)

Figure 1.6  Symbole d'une verrou RSH

Table 1.2  Table de vérité

R S H Qn+1 Fonction
x x inactive Qn Mémoire
0 0 active Qn Mémoire
0 1 active 1 Set
1 0 active 0 Reset
1 1 active x interdit

Entrées Sortie
H R S Qn Qn+1
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0 S Qn /HR Qn+1 00 01 11 10
0 0 1 1 0 00 1 1
0 1 0 0 0 01 1 1
0 1 0 1 0 11 x x
0 1 1 0 0 10 0 1 1 1
0 1 1 1 0 Equations logiques
1 0 0 0 0
1 0 0 1 1
1 0 1 0 1 Qn+1 = HS + HRQ + HQ (1.2)
1 0 1 1 1 Qn+1 = H(RQ + S) + HQ (1.3)
1 1 0 0 0
1 1 0 1 0
1 1 1 0 x
1 1 1 1 x

6
La gure 1.7 est le logigramme d'une verrou RSH.

Figure 1.7  Logigramme

1.2.3 Verrou D
Un autre type de verrou à entrée est un verrou D. Il se distingue du verrou S-R puisqu'il
ne comporte q'une seule entrée D à part l'entrée de validation H. Son symbole et son
logigramme sont représentés par les gures 1.8 et 1.9 respectives.

Figure 1.8  Symbole de la verrou D

Figure 1.9  Logigramme

Table 1.3  Table de vérité

D H Qn+1 Fonction
x inactive Qn Mémoire
0 active 0 Reset
1 active 1 Set

 Lorsque l'entrée de validation est active (HAUT), le niveau présent à l'entrée est
transféré en sortie Qn+1 =D.
 Lorsque l'entrée de validation est inactive (BAS), la sortie est verrouillée.

7
 Entrée Sortie
H D Qn Qn+1
0 0 0 0
DQn / H 00 01 11 10
0 0 1 1
0 0 1 1 0
0 1 0 0
1 0 0 1 1
0 1 1 1
1 0 0 0
1 0 1 0 Qn+1 = H + HD (1.4)
1 1 0 1
1 1 1 1

1.3 Signal d'horloge

Toute onde impultionnelle de sytème numérique se synchronise à partir d'une forme de

minuterie appelée signal d'horloge. Le signal d'horloge (voir gure 1.10) est une forme
périodique dans la quelle l'intervalle entre les impulsions est égal au temps d'un bit.

Figure 1.10  Exemple : Signal d'horloge

synchronise avec une forme d'onde
représentant une séquence de bit

1.4 Bascules déclenchées par front d'impulsion

1.4.1 Dénition
Une bascule est un élément logique bistable également appelée multivibrateur stable.
Une bascule déclenchée par front d'impulsion change d'état lors du front positif (front
ascendat) ou front négatif (front descendant) d'un signal d'horloge et ne répond à ses
entrées que lors de ces transitions du signal d'horloge. La gure 1.11 donne quelles types
de bascule. Nous nous intéressons aux bascules S-R, D et J-K.

L'entrée du signal d'horloge des bascules est XXX d'entrée de commande C.

1.4.2 Bascule S-R synchrone

∗ Les entrées S et R de la bascule sont des entrées synchrones par ce que les données
qu'elles transportent sont transférées à la sortie seulement lors des front déclencheurs du
signal d'horloge.

8
 Figure 1.11  Quelles types de bascules

Figure 1.12  a Figure 1.13  b

Figure 1.14  c Figure 1.15  d

a ) S=1 ; R=0 : la bascule passe à l'état SET lors du front ascendant du signal d'horloge
( ou conserve son état SET si déjà à l'état SET).
b ) S= 0 ; R= 1 : la bascule passe à l'état RESET lors du front ascendant du signal
d'horloge ( ou conserve son état RESET si déjà à l'état RESET).
c ) S=0 ; R=0 : la bascule ne change pas d'état.
d ) Peu importe les niveaux sur R et S aucun changement n'est perçu à la sortie Q du
front descendant du signal d'horloge.
∗ Table de fonctionnement d'une bascule S-R à déclenchement front ascendant

Table 1.4  Table de vérité

Entrées Sorties
S R Horloge Q Q Observations
x x ↓ Q0 Q0 Aucun changement
0 0 x Q0 Q0 Aucun changement
0 1 ↑ 0 1 Etat RESET
1 0 ↑ 1 0 Etat SET
1 1 ↑ ? ? Souhaitable
↑ : Transition du niveau BAS au niveau HAUT du signal d'horloge
x : Condition indiférente
Q0 : niveau de sortie avant la la transition du signal d'horloge.

∗ Logigramme simpliée d'une bascule S-R déclenchée par signal d'horloge est re-
présenté par la gure 1.16.
Remarque : La seule diférence entre la verrou S-R et le bascule du même type que celle
possede un détecteur de transition d'impulsion.

9
 Figure 1.16  Logigramme d'une bascule

Exemple :Figure 1.17

Déterminer la forme d'onde de sortie Q de la bascule R-S à déclenchement de front en
réponse aux entrées S, R et horloge. La bascule est initialement à l'état RESET .

Figure 1.17
 Signal 1 : S=0 ; R=0 ; Q ne change pas
 Signal 2 : S=0 ; R=1 ; Q= 0 (Etat RESET)
 Signal 3 : S=1 ; R=0 ; Q= 1 (Etat SET)
 Signal 4 : S=0 ; R=1 ; Q=0 (Etat RESET)
 Signal 5 : S=1 ; R=0 ; Q= 1 (Etat SET)
 Signal 6 : S=1 ; R=0 ; Q =1 (Etat SET)

1.4.3 Bascules D (déclenchée par signal d'horloge) synchrone

La bascule D pratique lorsqu'il faut stocker un signal de bit de donnée (1 ou 0). Une
bascule D est en fait une bascule S-R à laquelle on a ajouté un inverseur.

Figure 1.18  Bascule D à déclenchement par front positif

Table 1.5  Table de vérité à une bascule à déclenchement par front positif

10
 Entrées Sorties
D Horloge Q Q Observations
1 ↑ 1 0 Etat SET (Stocker en 1)
0 ↑ 0 1 Etat RESET (Stocker en 0)

↑ : Transition du niveau BAS au niveau HAUT du signal d'horloge

Exemple :
À partir des formes d'ondes de l'entrée D et de l'entrée d'horloge. Déterminer la forme
d'onde de la sortie Q si le bascule est initialement à l'état RESET (gure 1.19).

Figure 1.19

1.4.4 Bascule J-K synchrone

La bascule J-K est versable et d'usage répondu. L'opération logique de la bascule J-K est
identique à celle de la bascule S-R pour les conditions d'état SET et RESET et lorsqu'il
n'y a pas de changement. En plus, elle ne possède aucun état non valide.

Figure 1.20  a Figure 1.21  b

Figure 1.22  c Figure 1.23  d

 a : I = 0 ; K = 0 : la bascule ne change pas d'état.

 b : J = 0 ; K = 1 : la bascule passe à l'état RESET lors du front ascendant du signal
d'horloge (ou conserve son état RESET si déjà à l'état RESET)
 c : J = 1 ; K = 0 : le bascule passe à l'état SET lors du front ascendant du signal
d'horloge (ou conserve son état SET si déjà à l'état SET)
 d : J = 1 ; K = 1 : la bascule change à l'état opposé lors du front ascendant du signal
d'horloge. Ce mode est appelé basculement.

11
Remarque : Une bascule J-K en mode basculement est parfois désigné de bascule T.

Table 1.6  Table de vérité d'une bascule J-K à déclenchement ar front positif.
Entrées Sorties
J K Horloge Q Q Observations
0 0 ↑ Q Q Aucun changement
0 1 ↑ 0 1 Etat RESET
1 0 ↑ 1 0 Etat SET
1 1 ↑ Q Q Basculement

Application :
Les formes d'onde de la gure 1.24 sont appliquées aux entrées J, K et Horloge. Déter-
miner la sortie Q si la bascule est à l'état RESET.

Figure 1.24
Q ne change que lors d'un front négatif du signal d'horloge.

 Signal 1 : J = 1; K = 1, Basculement Q au niveau HAUT

 Signal 2 : J = 0; K = 0, aucun changement
 Signal 3 : J = 0; K = 1, Etat reset Q = 0
 Signal 4 : J = 1; K = 0, Etat SET Q passe au niveau HAUT
 Signal 5 : J = 1; K = 0, Eta SET Q passe au niveau HAUT.

1.4.5 Entrées asynchrones

Les entrées des bascules précedement étudiées S-R, D et J-K sont des entrées synchrones
car le transfert des données est synchronisé par le signal d'horloge.
La plupart des CI de bascule sont également munies d'entrées asynchrones qui permettent
de changer l'état de la bascule indépendament du signal d'horloge. Elles sont désignées :
 PRESET (PRE) pour une remise à 1
 CLEAR (CLR) pour une remise à 0.
∗ un niveau valide à l'entrée PRESET fait passer la bascule à l'état 1.
∗ un niveau valide à l'entrée CLEAR fait passer la bascule à l'état REST (0).
Ces entrées sont de niveau valide BAS.

12
Remarque : Pour un fonctionnement ; les entrées PERSET et CLEAR doivent être main-
tenues au niveau HAUT (gure 1.25).
Exemple :

Figure 1.25
Pour une bascule J-K à déclenchement par front positif munie d'entrées asynchrones de la
gure 1.27. Déterminer la sortie Q en réponse aux entrées illustrées sur le chronogramme
si le niveau initial de Q est BAS.

Figure 1.26

Figure 1.27

1.5 Applications des bascules

Les bascules peuvent être utilisées pour le stockage parallèle des données, la division de
la fréquence et le comptage numérique.

1.5.1 Stockage parallèle des données

Une des exigences les plus communes aux systèmes numériques est le stockage de plu-
sieurs bits dans un groupe de bascule par le biais de lignes parallèles. Processus est

13
illustré à la gure 1.28 avec quatre bascule.
Chaque ligne parallèle est connectée à l'entrée D d'une bascule.
Les entrées d'horloge sont connectées ensembles, an que chaque bascule soit déclenchée
par le signal d'horloge.
De plus les entrées asynchrones RESET (R) sont connectées sur une ligne commune pour
la mise à O initial des bascules.

Figure 1.28

Ce groupe de 4 bits est un exemple de régistre de base pour le stockage de données.

1.5.2 Division de la fréquence

Une autre application des bascules est la division de la fréquence d'une forme d'onde
périodique.
Lorsqu'on applique une onde impultionnelle à l'entrée horloge d'une bascule J-K
connectée en mode à basculement (J = K = 1), la sortie Q donne une onde réctangulaire
d'une fréquence égale à la moitié de celle du signal d'horloge.

Figure 1.29  Bascule J-K utilisée pour division de fréquence par 2

. La fréquence de Q vaut la moitié de celle du signal d'horloge.

Exemple :
La fréquence d'un signal d'horloge peut être divisée d'avantage.
En connectant les bascules ainsi, on obtient une division de fréquence de 2n où n
représente le nombre de bascule.

14
 Figure 1.30  Bascule J-K utilisée pour divisée la fréquence par 4

Figure 1.31

1.5.3 Comptage
Une application importante des bascules est le comptage numérique. Ce concept est illus-
tré à la gure 1.32 avec les bascules J-K à déclenchement par front négatif, initialement
à l'état RESET.

Figure 1.32

(00 ; 01 ; 10 ; 11) ;(00 ; 01 ; 10 ; 11)

Les sorties suivent la séquence 00 ; 10 ; 11.

Exemple :
Déterminer les formes d'onde des sorties QA , QB et QC du circuit suivant par rapport
au signal d'horloge et illustrer la séquence binaire représentée par ces forme d'onde.

Les sorties suivent les séquences 000, 001, 010, 011, 100, 101, 110, 111.

15
Figure 1.33

Figure 1.34

Figure 1.35

16
Chapitre 2

Circuits combinatoires de transcodage

2.1 Introduction

Un circuit est combinatoire quand ses sortie ne dépendent que de ses entrées et non pas
aussi de ses entrées antérieurs. Les circuits combinatoires ne disposent d'aucun nécessaire
de mémorisation.

2.1.1 Circuits de transcodage : Dénition

Les circuits de transcodage désignent l'ensemble des décodeurs, codeurs et convertisseurs
de codes. Ils transforment une information présente en sortie sous une forme donnée (code
1) en la même information en sortie sous une autre forme (code 2)

2.2 Décadeurs

2.2.1 Dénition
Un décodeur est un circuit combinatoire MSI qui établit le correspondance entre code
d'entrée binaire de n-bits et M ligne de sortie (M ≤ 2n ). Pour chacune des combinaire
d'entrée, une seule ligne de sortie est valide. Remarque :

Figure 2.1

 MSI dénit des CI des 11 à 100 portes (MSI : Médium Scole Intégration)
 SSI dénit des CI dont le mex=10 (SSI : Small Scole Intégration)

17
2.2.2 Décodeurs de 2 bits (1 parmi 4)
Il dispose de 2 entrée et 4 sorties. Une seule sortie est active (1 parmi 4)

2.2.2.1 Table de vérité d'un décodeurs de 2 bits

Entrées Sorties
A B S0 S1 S2 S3 S0 = ĀB̄
0 0 1 0 0 0 S1 = ĀB
0 1 0 1 0 0 S2 = AB̄
1 0 0 0 1 0 S3 = AB
1 1 0 0 0 1

2.2.3 Logigramme

Figure 2.2  Logigramme d'un décodeurs de 2 bits .

2.2.4 Décodeur de 3 bits (1 parmi 8)

Trois entrées et 8 lignes de sortie ou 1 parmi 8 car une sortie car une sorie parmi les 8
est actives.

2.2.4.1 Table de vérité d'un décodeur de 3 bits

Entrées Sorties
C B A S0 S1 S2 S3 S4 S5 S6 S7 S0 = ĀB̄ C̄
0 0 0 1 0 0 0 0 0 0 0 S1 = AB̄ C̄
0 0 1 0 1 0 0 0 0 0 0 S2 = ĀB C̄
0 1 0 0 0 1 0 0 0 0 0 S3 = AB C̄
0 1 1 0 0 0 1 0 0 0 0 S4 = AB̄ C̄
1 0 0 0 0 0 0 1 0 0 0 S5 = AB̄C
1 0 1 0 0 0 0 0 1 0 0 S6 = ĀBC
1 1 0 0 0 0 0 0 0 1 0 S7 = ABC
1 1 1 0 0 0 0 0 0 0 1

2.2.4.2 Logigramme d'un décodeur 1 parmi 8 d'état valide HAUT

(voir gure Décodeur 1 parmi 8)
Remarque : Entrées de validation
Certains décodeurs sont dotés d'une ou plusieurs entrées de validation qui servent à
commander son fonctionnement.

18
2.2.5 Réalisation d'un décodeur à 3 entrées à partir de 2 déco-
deurs à 2 entrées
La mise en cascade consiste à utiliser les entrées de validation pour sélectionner un
décodeur parmi 2 à l'aide de la variable C.

2.2.5.1 Schéma

Figure 2.3  Décodeur à 3 entrées .

 si C = 0 ; le décodeur 1 est sélectionné et le décodeur N 2 est bloqué.

 si C = 0 ; le décodeur 2 est sélectionné et le décodeur N 1 est bloqué.

2.2.5.2 Table de vérité

Entrées Sorties
c b a S0 S1 S2 S3 S4 S5 S6 S7
0 0 0 1 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1
Remarque : Le décodeur 1 parmi 8 peut être réalisé à l'aide du CI 74LS138.

2.2.6 Décodeur DCB-décimal

Un décodeur DCB-décimal convertit chaque code DCB en un chire décimal. Il est
communement appelé décodeur 1 parmi 10.

2.2.6.1 Décodeur DCB- Décimal 7442

(voir gure Décodeur DCB- Décimal 7442)

19
2.2.6.2 Table de vérité Décodeur DCB-Décimal
Code DCB
Nbre décimal A B C D Sortie active
0 0 0 0 0 O0
1 0 0 0 1 O1
2 0 0 1 0 O2
3 0 0 1 1 O3
4 0 1 0 0 O4
5 0 1 0 1 O5
6 0 1 1 0 O6
7 0 1 1 1 O7
8 1 0 0 0 O8
9 1 0 0 1 O9
Chacune des fonctions du décodage est en mise oeuvre avec des portes NAND
qui fournissent des sorties d'état valide BAS.
Remarque : Les sortie d'état valide HAUT sont requises, on utilise les portes AND pour
le décodage.

2.2.6.3 Décodeur DCB-7 segments

Un Décodeur DCB-7 segments reçoit un code DCB à ses entrées et produit des sorties
pour piloer des acheurs à 7 segment an de fournir une achage décimal.
L'élément 74LS47 est u exemple de CI qui permet de coder une entrée DCB et de piloter
un acheur 7 segments.

SCHEMAs à réaliser

2.2.6.4 Application
 Généralisation des fonction logiques
 Adressage d'une mémoire : la représentation informatique d'une mémoire est celle
d'une boite aux lettres. Chaque case est identiée par un numéro. Ce dernier est délivré
par l'une des sorties d'un décodeur interne ayant par exemple n bits d'entrée. Ces n
bits d'entrée sont appelés ligne d'adressage de la mémoire. Donc dans une mémoire,
on trouve un décodeur d'adresse.

2.3 Codeurs

2.3.1 Dénition
Un codeur est un circuit combinatoire MLI eectuant la fonction inverse du décodeur.
Un codeur a un certain nombre de voies d'entrée dont une seule peut être active à la
fois.
À chaque activation d'entrée, il apparait un unique code de sortie à n bits.

20
 Figure 2.4  .

2.3.2 Codeur Décimal DCB

Il possède 10 entrées (une pour chaque chire décimal) et 4 sorties qui correspondent au
code DCB.

Figure 2.5  Codeur Décimal DCB.

2.3.2.1 Table de vérité d'un Codeur Décimal DCB

Entrées Code DCB
E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 A3 A2 A1 A0
1 0 0 0 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 0 0 0 1 0 0
0 0 0 0 0 1 0 0 0 0 0 1 0 1
0 0 0 0 0 0 1 0 0 0 0 1 1 0
0 0 0 0 0 0 0 1 0 0 0 1 1 1
0 0 0 0 0 0 0 0 1 0 1 0 0 0
0 0 0 0 0 0 0 0 0 1 1 0 0 1


A 0


= E1 + E3 + E5 + E7 + E9
A = E2 + E3 + E6 + E7
1


 A2 = E1 + E5 + E6 + E7

A3 = E8 + E9

21
 Figure 2.6  Logigramme d'un Codeur Décimal DCB.

2.3.2.2 Logigramme d'un Codeur Décimal DCB (voir gure 2.6)

Remarque :Si aucune des entrées n'est active, la sortie ache 0000.
C'est la raison pour laquelle E0 n'est pas connectée.

2.3.3 Codeur de priorité Décimal

Ce type de codeur produit la même fonction de base discutée précédemment. Il ore
aussi une exibilité addionnelle utilie dans les applications nécessitan une détection de
priorité. Un codeur de priorité produit une sortie DCB qui correspond à l'entrée d'état
valide du chire décimal le plus élevé et ignore toutes les autres entrées valides des valeurs
inférieurs(à revoir cours circuits combinatoire.PDF Michel Jezéquel)

2.4 Convertisseurs de code ou transcodeurs

2.4.1 Dénition
Un transcodeur est un circuit logique combinatoire permettant de passer de N bits écrit
dans un code C1 au même nombre de Nécrit dans un code C2 .

2.4.2 Convertisseur de code binaire en code Gray

Exemple :
Convertir les nombres DCB 00100111 (2710 ) et 10011000 (9810 ) en binaire.

Extrapolation : pour un nombre binaire à 3 chires (centaine, dizaine, unité) 16 bits

Poids des bits 800 400 200 100 80 40 20 10 8 4 2 1

Désignation du bit C3 C2 C1 C0 B3 B2 B1 B0 A3 A2 A1 A0

22
 Code binaire pur Code Gray
Nbre Décimal A3 A2 A1 A0 S3 S2 S1 S0 miroire
0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 1
2 0 0 1 0 0 0 1 1 Premier miroire
3 0 0 1 1 0 0 1 0
4 0 1 0 0 0 1 1 0 deuxième miroire
5 0 1 0 1 0 1 1 1
6 0 1 1 0 0 1 0 1
7 0 1 1 1 0 1 0 0
8 1 0 0 0 1 1 0 0 troisième miroire
9 1 0 0 1 1 1 0 1
10 1 0 1 0 1 1 1 1
11 1 0 1 1 1 1 1 0
12 1 1 0 0 1 0 1 0
13 1 1 0 1 1 0 1 1
14 1 1 1 0 1 0 0 1
15 1 1 1 1 1 0 0 0

Les Ai sont des codes binaires pur et les Si sont des codes Gray.
Procédure :
 Ecrire les 2 premiers valeurs 0 et 1
 Ajouter 1 devant les 21 suivants
 Par un eet mimoire, on complète les premiers bits
 Ajouter 1 devant les 22 suivants
 Par un eet miroire, on complète les premiers bits.
Etablisons le Diagramme de Karnough pour S0 , S1 , S2 et S3

S0 Ā1 Ā0 Ā1 A0 A1 A0 A1 Ā0 S1 Ā1 Ā0 Ā1 A0 A1 A0 A1 Ā0

Ā3 Ā2 0 1 0 1 Ā3 Ā2 1 1
Ā3 A2 0 1 0 1 Ā3 A2 1 1
A3 A2 0 1 0 1 A3 A2 1 1
A3 Ā2 0 1 0 1 A3 Ā2 1 1
S0 = Ā1 A0 + A1 Ā0 = A0 ⊕ A1 S1 = A1 Ā2 + Ā1 A2 = A1 ⊕ A2

S2 Ā1 Ā0 Ā1 A0 A1 A0 A1 Ā0 S3 Ā1 Ā0 Ā1 A0 A1 A0 A1 Ā0

Ā3 Ā2 Ā3 Ā2
Ā3 A2 1 1 1 1 Ā3 A2
A3 A2 A3 A2 1 1 1 1
A3 Ā2 1 1 1 1 A3 Ā2 1 1 1 1
S2 = A3 Ā2 + Ā3 A2 = A2 ⊕ A3 S3 = A 3

Diagramme logique

23
Figure 2.7  Convertisseur de code binaire en code Gray.

24