ETT & TLC

Chapitre III:

Les systèmes combinatoires

III.1. Définition:
Un système logique est dit combinatoire lorsque ses fonctions de sortie sont complètement
définies par la connaissance des combinaisons des variables d'entrée, c'est à dire par les conditions
précisées par l'énoncé du problème. L'état des sorties ne dépend ainsi que de l'état actuel des entrées.

III.2. Additionneurs:
III.2.1. Demi-additionneur:
Il s'agit d'additionner deux nombres A et B à 1 seul bit. Il présente deux sorties: S (somme) et
R (retenue).
Sa table de vérité est:
A B S R
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
Les expressions logiques des sorties sont déduites directement à partir de la table de vérité:

S = A• B + A• B = A B
R = A• B
D'après ces équations, un demi-additionneur est alors représenté par le logigramme suivant:

S
B

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 ETT & TLC

Le schéma bloc est alors:

A S
1/2 +
B R

III.2.2. Additionneur complet à un seul bit:

Il s'agit d'additionner deux nombres A et B à un seul bit en tenant compte d'une retenue
antérieure Rn. Il présente deux sorties Sn et Rn+1.
A B Rn Sn Rn+1
0 0 0 0 0
1 0 0 1 0
0 1 0 1 0
1 1 0 0 1
0 0 1 1 0
1 0 1 0 1
0 1 1 0 1
1 1 1 1 1

Rn+1 = A • B + ( A  B) • Rn

D'après ces équations, un additionneur complet à un seul bit est alors représenté par le
logigramme suivant:

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 ETT & TLC

B Sn

Rn+1

Rn

L'examen de ce logigramme fait apparaître deux demi-additionneurs et une porte OU. Ceci
permet de représenter le schéma bloc en utilisant des demi-additionneurs comme le montre la figure
ci-après:

S
A

B 1/2 + 1/2 + Rn+1

Rn

Le schéma bloc d'un additionneur complet à un seul bit est alors

A Sn

B A.C à 1
bit
R Rn+1

III.2.3. Additionneur de deux nombres à plusieurs bits:

Soient deux nombres A et B représentés sur n bits tels que
A = (an−1 an−2 .... a0 )2

B = (bn−1 bn−2 .... b0 )2

Pour additionner A et B, il faut additionner les bits ai et bi en commençant par ceux de plus

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 ETT & TLC
faible rang et en tenant compte des retenues. Donc, il faut regrouper en cascade n additionneurs
complets à un bit.

Ainsi, un additionneur complet de rang i est modélisé par:

a bi

Ri+1 A . Complet

Ri
Si
Remarque:
Il est évident que l'entrée R0 de l'additionneur à un bit de rang zéro est égale à zéro:
R0 = 0 .
Exemple: Additionneur de deux nombres à 4 bits
A = (a3 a2 a1 a0 )2 ; B = (b3 b2 b1 b0 )2

a3 b3 a2 b2 a1 b1 a0 b0

R4 R2 R1
A.C3 R3 A.C2 A.C1 A.C0
0

S3 S2 S1 S0

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 ETT & TLC
Ainsi, la somme s'écrit sous la forme suivante:
S = (R4 S3 S2 S1 S0 )2

III.3. Soustracteurs:
III.3.1. Demi-soustracteur:
Il obéit aux quatre opérations de la soustraction binaire et possède deux sorties: la différence
des entrées A et B (A-B) et un empreint E. Il admet comme table de vérité
A B D E
0 0 0 0
0 1 1 1
1 0 1 0
1 1 0 0

Les expressions logiques des sorties sont déduites directement à partir de la table de vérité:

D = A• B + A• B = A B
E = A• B
D'après ces équations, un demi-soustracteur est alors représenté par le logigramme suivant:

D
B

Le schéma bloc est alors:

A D
1/2 -
B E

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 ETT & TLC
III.3.2. Soustracteur complet à un seul bit:
Il s'agit d'effectuer la différence A-B de deux nombres A et B à un seul bit en tenant compte
d'un empreint antérieur En. Il présente deux sorties Dn et En+1.
A B En Dn En+1
0 0 0 0 0
1 0 0 1 0
0 1 0 1 1
1 1 0 0 0
0 0 1 1 1
1 0 1 0 0
0 1 1 0 1
1 1 1 1 1

Ainsi:
Dn = En  ( A  B)

En+1 = A• B + (A  B) • En

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 D'après ces équations, un soustracteur complet à un seul bit est alors représenté par le
logigramme suivant:

L'examen de ce logigramme fait apparaître deux demi-soustracteurs et une porte OU. Ceci
permet de représenter le schéma bloc en utilisant des demi-soustracteurs comme le montre la figure
ci-après:

Le schéma bloc d'un soustracteur complet à un seul bit est alors

A Dn

B
S.C à 1 bit

En En+1

III.4. Multiplexeurs - Démultiplexeurs:

III.4.1. Principe:
Lorsqu'on désire transmettre des informations en parallèle, cela exige autant de lignes
d'informations. Pour simplifier la liaison ou pour la rendre moins coûteuse, on réunit au départ les

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informations sur une seule ligne, c'est le multiplexage, et à l'arrivée, on répartit ces informations sur
plusieurs lignes, c'est le démultiplexage.
En synchronisant les commandes des sélecteurs X et X', on peut transmettre les informations
a0, a1, a2 et a3 respectivement vers a'0, a'1, a'2 et a'3.

a0 Ligne de transmission a'0

a1 a'1
a2 a'2
a3 a'3

Ligne de
X'

III.4.2. Multiplexeur:
III.4.2.a. Modélisation:
Le multiplexeur est un circuit possédant plusieurs entrées et une seule sortie. Suivant la
valeur de l'adresse, une seule entée est transmise en sortie.
E
E
Multiplexeur S
En-1

A0 A1 Ap-1

p est le nombre d'adresses (entrées de sélection)

n est le nombre d'entrées d'informations
Un nombre p d'adresse permet le multiplexage de n entrées d'informations tel que n = 2 p

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III.4.2.b. Multiplexeur 2 entrées – 1 sortie (2 vers 1):

E
Multiplexeur 2 S
E

A
On suppose:
Si A=0 , alors S=E0 : on transmet le données E0
Si A=1 , alors S=E1 : on transmet le données E1

La table de vérité est alors:

E0 E1 A S
0 0 0 0
1 0 0 1
0 1 0 0
1 1 0 1
0 0 1 0
1 0 1 0
0 1 1 1
1 1 1 1

Le tableau de Karnaugh permettant de simplifier l'expression booléenne de la sortie S est:

E0E1 00 01 11 10

0 0 0 1 1
1 0 1 1 0

S = E1 • A+ E0 • A

Le logigramme représentant cette expression est alors:

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III.4.2.c. Multiplexeur 4 entrées – 1 sortie (4 vers 1):

E
E Multiplexeur 4
E vers 1 S
E

A0 A1
Le tableau suivant décrit le fonctionnement du multiplexeur:

A0 A1 S
0 0 E0
1 0 E1
0 1 E2
1 1 E3

Ainsi, l'expression booléenne de la sortie peut être déduite:

S = E0 • A0 • A1 + E1 • A0 • A1 + E2 • A0 • A1 + E3 • A0 • A1

III.4.3. Démultiplexeur:
III.4.3.a. Modélisation:
Le démultiplexeur est un circuit possédant une ou plusieurs entrées et plusieurs sorties.
Suivant la valeur de l'adresse, une entrée est transmise vers l'une des sorties.

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 E S0
E Démultiplexeur S1

Eq-1 Sn-1

A0 A1 Ap-

III.4.3.b. Démultiplexeur 1 entrée – 2 sorties (1 vers 2):

S0
E Démultiplexeur
1 vers 2 S1

Suivant la valeur de l'adresse A, l'entrée E est transmise vers l'une des deux sorties S0 et S1.
Supposons: si A=0 alors S0=E
si A=1 alors S1=E

Ce qui permet de tracer la table de vérité suivante:

E A S0 S1
0 0 0 0
0 1 0 0
1 0 1 0
1 1 0 1

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 III.5. Codeurs – décodeurs – Transcodeurs:
1) les décodeurs

Un décodeur est un circuit combinatoire qui a N entrées et 2N sorties dont une seule sortie est active à
la fois.
Exemple : étude d’un un décodeur 2X4
La table de vérité :

A0 A1 S0 S1 S2 S3

0 0 1 0 0 0

0 1 0 1 0 0

1 0 0 0 1 0

1 1 0 0 0 1
les fonctions de sorties :
S0=………….
S1=…………..
S2=…………
S3=…………..

Le logigramme

2) Les codeurs

Ces circuits possèdent 2N entrées et N sorties, codent en binaire sur leurs sorties le numéro de l’indice de
l’entrée active.

Exemple : un codeur 4 vers 2 possède 4 entrées et 2 sorties, une seul entrée est active à la fois (par un
état haut). En sortie on trouve, en binaire, le numéro de l’entrée active entre 0 et 3.

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 La table de vérité :

E0 E1 E2 E3 S0 S1

0 0 0 1 0 0

0 0 1 0 0 1

0 1 0 0 1 0

1 0 0 0 1 1

les fonctions de sorties

S0=………….
S1=…………..

3) Transcodeurs:
Principe:
Le transcodeur permet de passer d'un code à un autre. Il calcule chaque sortie Sj en fonction
des combinaisons des entrées Ei.

E S0
Transcodeur

En-1 Sm-1

n est le nombre des bits du code d'entrée

m est le nombre de bits du code de sortie

III.5.3.a. Exemple: transcodeur à 2 bits: binaire naturel → binaire réfléchi:

décimal Binaire naturel Binaire réfléchi
a1 a0 a'1 a'0
0 0 0 0 0
1 0 1 0 1
2 1 0 1 1
3 1 1 1 0

Les sorties a'i sont telles que:

a'1 = a1

a'0 = a1 • a0 + a1 • a0 = a1  a0

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