UNIVERSITÉ DE BOUMERDES FACULTÉ DE LA TECHNOLOGIE
DEPARTEMENT DE L’INGENIERIE DES SYSTEMES ELECTRIQUES
LABORATOIRE 3 :
MODELISATION DE CIRCUITS PAR LES STYLES DE
DESCRIPTION VHDL :
Description Comportementale
ENTITE peut avoir
ARCHITECTURE 1
ARCHITECTURE 2
décrite par le style décrite par le style
comportemental:
flot de données: ARCHITECTURE 3
TP2 du décodeur 2:4 Grâce au bloc Process décrite par le style
qui possède des structurel
instructions
séquentielles telles
que: IF..THEN,
CASE..WHEN,
LOOP,etc.
L'exécution du
Process se fait par le
biais d'une liste
nominative de signaux
appelée liste de
sensibilité.
La description comportementale se fait à l’aide d’un processus. Les
instructions à l’intérieur de celui-ci s’exécutent de manière
séquentielle.
PARTIE I :
1. OBJECTIFS SPÉCIFIQUES
Il s’agit de développer un modèle VHDL comportemental d’un circuit
séquentiel.
On propose de modéliser les deux types de base des circuits
séquentiels, à savoir :
a. Bascule D à déclenchement sur front (D Edge Triggered or
FlipFlop D)
Une bascule D possède au minimum une entrée de commande
de type "horloge", une entrée de données et une sortie.
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Un front actif sur l'entrée de commande provoque la recopie de
l'état de l'entrée sur la sortie.
En l'absence de front actif sur l'entrée de commande, la sortie
n'évolue pas (mémorisation).
b. Bascule D transparente ou (D LATCH)
Une bascule D transparente (D LATCH) possède au minimum une
entrée de commande (C), une entrée de données (D) et une sortie.
Le « Latch » n’est pas une bascule, c’est une mémoire : tant que
l’entrée de commande ( C ) est à ‘1’, la sortie prend les valeurs de
l’entrée. Lorsque l’entrée de commande ( C ) passe à ‘0’, la dernière
valeur de d est mémorisée.
Pour pouvoir réaliser ces circuits, on utilise la syntaxe du style
comportemental suivante :
Syntaxe utilisée :
process (Liste de sensibilité contenant des signaux d’entrées)
begin
if condition then
séquence_d’instructions_séquentielles
{elsif condition then
séquence_d’instructions_séquentielles}
[else
séquence_d’instructions_séquentielles]
end if ;
end process;
ENTITÉ:
Bascule D
Entrées: CLK, RESET, D ayant 1 bit chacun.
Sortie: Q ayant 1 bit.
Latch D
Entrées: CLK, D ayant 1 bit chacun.
Sortie: Q ayant 1 bit.
ARCHITECTURE:
Encapsuler le comportement ci-dessus dans un processus
possédant une liste de sensibilité.
Remarques :
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Utiliser l’EDIT TEMPLATES pour repérer le fonctionnement
de la bascule D et du latch D.
La réalisation d’un front montant/descendant en VHDL se fait
en utilisant l’attribut EVENT comme suit : clk’event and clk=’1’
ou clk=’0’.
N.B : Vous utiliserez le bit à 9 états.
2. TRAVAIL DEMANDÉ
Modéliser en VHDL les deux circuits
séquentiels par le style de description
comportementale : IF…THEN.
On considérera que la bascule est asynchrone
(RST asynchrone) puis la bascule est synchrone
(RST synchrone) et enfin le Latch D.
Vérifier par simulation le comportement des
circuits.
Effectuer la synthèse des circuits et afficher le
RTL SCHEMATIC et le TECHNOLOGY
SCHEMATIC ainsi que le rapport de synthèse correspondant.
TACHE EXTRA:
Synthèse d’un accumulateur 4 bits non signé avec un reset
asynchrone.
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L’accumulateur a un fonctionnement similaire à celui d’un
compteur. La principale différence est que le compteur
incrémente par une valeur constante par contre l’accumulateur
additionne la valeur d’entrée avec la valeur courante.
Soit le tableau suivant représentant les entrées/sorties de cet
accumulateur.
IO Pins Description
Clk Horloge front montant
RST Reset asynchrone (état haut)
D[3:0] Données en entrée
Q[3:0] Données en sortie
NOTA: Utiliser un signal intermédiaire.
Ecrire le code VHDL de l’accumulateur.
Faire la synthèse. Afficher le rapport de synthèse. Visualiser les
schémas RTL et TECHNOLOGY.
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PARTIE II :
1. OBJECTIFS SPÉCIFIQUES
On vous demande de modéliser un convertisseur BCD vers un
afficheur 7 segments représentant des LED (diodes
luminescentes).
Les 7 segments de l'affichage sont identifiés par des lettres
comme indiqués sur la figure. Chaque segment est illuminé
lorsque la valeur logique 0 lui est assignée.
Syntaxe utilisée :
process (Liste de sensibilité contenant des signaux d’entrées)
begin
case expression is
when choice =>
sequential statements
when choice =>
sequential statements
when others =>
-- sequential statements
end case;
end process;
ENTITÉ:
• Une entrée BCD de 4 bits codant un entier de 0 à 9.
• Sept sorties de 1 bit SEG_A, ..., SEG_G, une par segment,
valant ’1’ si le segment correspondant doit être allumé et valant
’0’ sinon.
ARCHITECTURE:
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• Le comportement à décrire est purement combinatoire et doit
réaliser la table de vérité du circuit.
MODELE DE TEST:
• Le modèle de test doit tester toutes les entrées possibles en
séquence. Vous utiliserez le fichier macro do.
N.B :Vous utiliserez le bit à 9 états.
2. TRAVAIL DEMANDÉ
a. Modéliser en VHDL le convertisseur BCD vers
l’afficheur 7 segments par le style de description
comportementale en utilisant l’instruction CASE.
b. Vérifier par simulation le comportement du circuit.
c. Donner le RTL schematic de chaque circuit.
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