IUT de Nice Côte d’Azur

Département Informatique
Cours Architecture des ordinateurs 2

Cours Architecture des

Ordinateurs
1ère Année
Semestre 2

IUT de Nice- Côte d’Azur

Département Informatique

Marie-Agnès PERALDI-FRATI
Maître de Conférences
[email protected]
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Organisation de ce cours
• Cours , TD, TP = 25h
– 6 séances de cours
– 10 séances de TD

• Evaluation :
– 2 examens de contrôle continu
– 1 examen final

• Intervenants :
– Marie-Agnès Peraldi-Frati
– Gurvan Huiban

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Cours Architecture des ordinateurs 2

Plan

• Mécanismes d’Interruption
– Détection
– Traitement
– Différents types d’interruptions : logicielles / matérielles
– Contrôleur d’interruption 8259
• les Périphériques :
– Liaison série,
– Liaison parallèle,
– Imprimante
• Exemple de processeurs embarqués
– Robots lego
– Microcontrôleur Beck

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Mécanisme d'interruption
• Principe :
– interrompre un programme en cours pour traiter une tâche plus
urgente
– prise en compte d'événements asynchrones

• Objectif :
– Détecter un événement imprévu
alarme, coupure d'alimentation ...
– Sans avoir à faire une scrutation permanente
analogie avec une sonnerie de téléphone
– Pour exécuter un sous programme appelé sous-programme
d'interruption.

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Mécanisme d'Interruption
• IT externe et matérielle
– provoquée par un périphérique (clavier, port ES, imprimante ...)
– permet de gérer les conflits d'accès au processeur
• IT externe logicielle
– IT est générée par un programme. L'instruction assembleur INT
• IT interne trap ou exception
– IT est générée par le processeur lui même.
Division/0, overflow
• Priorités des interruptions
– hiérarchisation des IT: classement par ordre de priorités.
– Priorité IT interne > Priorité IT matérielles > Priorité IT logicielles

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Reconnaissance des interruptions

• Différents moyens physique pour déterminer la source d'une IT
• Interruptions multi-niveaux:
– Chaque équipement est relié à une entrée d'IT particulière sur le micro.

IT1
IT2
Processeur IT3
...

» Avantage: solution techniquement simple

» Inconvénients: coûteuse en broches d'entrée du processeur,
pas très portable

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Reconnaissance des interruptions

• Interruption ligne unique :

IT1
Processeur IT2
IT3
...

» Avantage : une seule ligne d'IT sur le processeur

» Inconvénient : scrutation des périphériques pour
déterminer le générateur de l'interruption

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Reconnaissance des interruptions

• Interruption vectorisée :
– 1 signal de demande
– un identificateur qui permet le branchement direct sur le Sous
programme d'IT
– le vecteur est déposé sur le bus de donnée
– il est fourni par un composant appelé Contrôleur d'IT
» Avantages : le microprocesseur reconnaît de suite le
périphérique qui a déclenché l'IT
» Inconvénient : il est nécessaire de gérer des priorités
(dépôts simultanés de 2 vecteurs sur le bus)

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Détection d'une interruption

• Interruptions matérielles:
– Détection sur une ligne du processeur
– Ligne active => déroutement du programme pour traiter l'IT
– le microprocesseur termine l'instruction en cours avant de
traiter l’IT
– événement asynchrone

• Interruptions logicielles
– invoquée par un processus à un moment précis de son
exécution (instruction INT)
– événement synchrone
– peut être assimilé à un appel de sous programme

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Traitement d'une interruption

• Réception par l'UC d'une demande d'IT interne ou externe

• Acceptation ou rejet par l'UC de cette demande
• Fin de l'instruction en cours
• Sauvegarde de l'état du système
• Forçage du compteur ordinal qui prend l'adresse de la
première instruction du SP associé à cette IT
• le SP une fois terminé provoque la restauration des
registres et du micro.

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Traitement d'une interruption

PROCESSEUR
IR0
Contrôleur
d’interruption PERIPHERIQUE
Demande d’IT
IR7

1ère Phase

Dépôt du vecteur
PROCESSEUR sur le bus de donnée

PERIPHERIQUE
Autorisation Contrôleur
d’Interruption d’interruption
2ème Phase
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Traitement d’une interruption

Registre Pointeur d’instruction: EIP ou CS:IP Registres EIP

Code Interruption2 CI2

Code d’Interruption1 CI1

Code d’interruption0 CI0

« ... » « ... »
{ adresse de

}
SP3
{ adresse de
SP2 Table de
{ adresse de
SP1
vectorisation
adresse de
{ SP0

3ème Phase
4ème Phase
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Les interruptions externes matérielles

• Exemple de la famille des processeurs i86

• le processeur comporte 2 broches susceptibles de recevoir des IT
– NMI (No Masquable Interrupt)
» interruption non masquable
» défaillance d'alimentation, sortie de boucle infinie,
– INTR : (Interruptions externes masquables)
» générée par un contrôleur d'interruptions lui même connecté aux
circuits susceptibles de générer l'IT
» le PIC (programmable Interrupt Controller) 8259A
» Quand INTR est actif l'état du flag IF du registre d'état conditionne
la réponse du CPU
» IF =1 => IT non masquées
» IF=0 => IT masquées

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Les différentes sources d'interruptions

Interruptions
non masquables

NMI
Requête
d’Interruptions
Interruptions
INTR Masquables
8259A
logiques

Division Mode
INT n INT 0 par zéro trace

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Le contrôleur d'interruption 8259A

CS/ 1 28 VCC
WT/ 2 27 A0
RD/ 3 26 INTA
D7 4 25 IR7
D6 5 24 IR6
D5 6 23 IR5
D4 7 22 IR4
D3 8 21 IR3
D2 9 20 IR2
D1 10 19 IR1
D0 11 18 IR0
CAS0 12 17 INT
CAS1 13 16 SP/ -EN/
MASSE 14 15 CAS2

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Le contrôleur d'interruption 8259A

• 8 niveaux d'IT (IR0 -IR7) gèrent les périphériques

• INT et INTA : demande et accusé de réception de
l'interruption
• D0 à D7 : Bus de donnée
• Chip Select: Sélection du PIC afin qu'il puisse être accédé
• A0, WT et RD : Connexion au bus d'adresse pour lecture et
écriture sur le PIC
• CAS0-1-2 : Multiplication des IT.
• SP-EN: PIC en mode maître ou esclave

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Le contrôleur d'interruption 8259A

Découpage par fonctions :
• logique de contrôle => connexion au micro-processeur
• Buffer de données => connexion au bus de données
• logique de lecture /écriture
• Cascade - Comparateur : Gestion de PIC en cascade
• registre des IT en service ISR
• registre de demande d'IT IRR
• résolveur de priorité lorsque plusieurs PIC sont en cascade
• Registre du masque d'IT IMR, mémorise les IT interdites

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Le contrôleur d'interruption 8259A

Traitement d'une interruption:

• Demande du périphérique IRQ0-7
• Réception par le PIC + positionnement IRR
• Evaluation de la demande (Priorité)
• PIC informe le µC => INT
• Le µC prend connaissance du flag IF + contexte => INTA
• Réception de INTA par le PIC
• Positionnement de ISR et IRR
• PIC => bus de donnée le type de l'IT
• Le µC déduit son traitement => Table des vecteurs à l'indice
4*N°IT
• Branchement du sous programme
• Reprise de la tâche interrompue

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Traitement d'une interruption:

a) Type = 14h
b) Type * 4 = 50h -> Offset dans la Table des vecteurs d’IT
c) Table des vecteurs d’IT d) Flags --> pile

00054 XX CS:IP--> pile

}
00053 20 0 --> IF
00052 00 ISR Adresse 2000:3456--> CS:IP
00051 34 = 2000:3456
00050 56 =23456 e)Procédure ISR
0004F XX 23456 PUSH AX
~
~ ~
~
PUSH BX
...
00002 XX 23874 IRET
00001 XX
00000 XX f) Pile --> CS:IP
Pile --> Flags
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Les interruptions logicielles

IT logicielles peuvent être provoquées
• internes
– flag OF=1 indique un overflow => interruption de type 4 est
générée par l'instruction spéciale INT0.
– résultat d'une division est de taille supérieur à s destination =>
interruption de type 0 est déclenchée
– le flag TF a été mis à 1 => le CPU génère une IT de type 1 après
chaque instruction ce qui permet de faire du pas à pas
• externes
– appel de l'instruction INT <numéro de l'IT>

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Les interruptions logicielles

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Les interruptions logicielles

• Fonctions du DOS
• Fonctions du BIOS
• Routines à programmer

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Interruptions logicielles
• Appel aux fonctions du BIOS (Basic Input Output System)
– Interface normalisée (OS)
– Compatible PC
– Fonctions élémentaires

• Exemple :
– Accès écran
– Accès imprimante
– Consultation date du système
– ...

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Interruptions logicielles
• Fonction vidéo du Bios
– Une fonction BIOS => une routine d’IT
– une ISR = ensemble de fonctions lié à un périphérique
– Exemple: interruption 10h => Routine vidéo
» Fonction 00h: sélection du mode vidéo monochrome couleur
...
» Fonction 01h : définition de la forme du curseur
» ...défilement des pages ...
– Appel : Fonction 0Ah de l’IT 10h (Affiche un caractère à l’écran
sur le curseur)
MOV AH, 0Ah
MOV AL, ‘x’
INT 10h

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Interruptions logicielles

INTERRUPTION 1AH : ROUTINE DE GESTION DE LA DATE ET DE

L’HEURE DU SYSTEME

Fonction 00h : Lecture de l’heure système (unité BIOS)

Entrée :
AH 00h
Sortie :
AL 1 si l’horloge a dépassé 24 heures depuis la
dernière invocation de la routine, 0
dans le cas contraire
CX Mot de poids fort du compteur
DX Mot de poids faible du compteur
L’heure gérée par le bios est incrémentée à chaque top d’horloge.
La valeur est exprimée en nombre de tops d’horloge depuis
minuit.

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Interruptions logicielles

• Appel aux fonctions du DOS (Disk Operating System)

– Application Program Interface
– DOS -> 200 fonctions
– Fonctions regroupés dans L’INT 21h, fonctions multipléxées
– AH contient le numéro de la fonction

• Exemple :
– Création d’un fichier,
– Affichage de caractères à l’écran
– ...
• Appel : Ecriture de ‘‘IUT de Nice’’ sur écran
DS:DX contient l’adresse de la donnée
MOV DX, 0h
MOV AH, 09h ; fonction d’affichage d’une chaîne à l’écran
INT 21h

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Interruption Logicielles

• Interruptions déclenchées par un programme

• Fonctions d’interruptions accessibles

– Fonctions disponibles 60-67
– Adresses des vecteurs 180 à 19F
– Adresse des procédures contenues dans ces vecteurs

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Plan

• Mécanismes d’Interruption
– Détection
– Traitement
– Différents types d’interruptions : logicielles / matérielles
– Contrôleur d’interruption 8259
• les Périphériques d’Entrées Sorties
– Liaison série,
– Liaison parallèle,
– Imprimante

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Les entrées/sorties
• Comment le CPU réalise les transactions
d’entrée sortie
– Stratégie qui détermine quelles données sont
transférées
– Le circuit d’interface qui réalise le transfert hors et
dans le PC
– Les composants d’E/S qui convertissent les données
dans les deux sens.
• Exemple:
– Un ordinateur connecté à un clavier et à un écran télé

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Exemple
• Programme data transfert
Stratégie de transmission des données vers le périphérique via
» son port de sortie (pour écran) ou
» son port d’entrée (pour clavier)
– Port est un pont entre le périphérique et le PC
» Met en forme les données (série <->Parallèle)
» Ajoute des bits de synchronisation
– Connexion se fait par une « twisted pair « (2 fils)
» Données internes transmises au port sont //
» Données transmises par le port au périphérique se fait
en série

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Exemple
Composant d’interface Périphérique

Bus Adresse

CPU
Bus Données

Bus de Contrôle

Coté Coté
CPU Périphérique
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Handshaking et Buffering
• Les transferts de données d’E/S sont de 2 types:
– Boucle ouverte : les données sont transférées et leur
réception correcte est supposée après un certain délai
» Exemple du service de mail
» Généralement suffisant

– Boucle fermée : il y a accusé de réception des

messages (acknowledgement)
» Exemple de procédure d’approche d’un aéroport

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Transfert en boucle ouverte

Data
PC Périphérique

DAV

A B C D

Données Données Valides

DAV

Diagramme temporel
A : données valides
B: le PC signale au périphérique la disponibilité des données
C: le PC signale au périphérique que les données ne sont plus valides
D: Données invalides
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Transfert en boucle fermée

Data
PC Périphérique

DAV
DAC
A B C D

Données Données Valides

DAV

DAC
Diagramme temporel : Handshaking
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Transfert en boucle fermée

Data
PC Périphérique

DAV
• Handshaking :
– utile pour les périphériques lents DAC
– Permet de valider la réception des données
• Fully interlocked data transfert
– Accusé de réception de DAC lui même

A B C D E

Données Données Valides

DAV

DAC
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Transfert en boucle fermée

• Problème de défaut d’équipement qui ne renverrait pas le
DAC
– Timers intégrés
– Opération interrompue

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Bufferisation des E/S

• Temps de traitement des interfaces ?
– Rapide => problème de maintient des données
– Lent => perte de temps pour l’accès aux données
– Exemple : problème du temps moyen d’attente chez les
médecins
• Buffer d’interface => FIFO
– Détermination de la taille de la FIFO
• « Buffering »: stockage des données avant leur utilisation

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Programmation des E/S

• Les E/S sont initiées par programme
– Instructions spécifiques
» OUT <port>
– E/S mappées en mémoire
» Les entrées sorties sont considérées comme des extensions
mémoire
» Une partie de l’espace mémoire est réservée aux entrées
sorties

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Mapping mémoire des E/S

000000

000400
Data Address Data Address Data Address
Programme
0007FF

002000 CPU Memory Output Port

0020FF Données

008000
Port de sortie
008003

Périphérique

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Mapping mémoire des E/S

• Le port est connecté au périphérique

• Les données sont transmises en écrivant dans la
mémoire à partir de 008000.
• Exemple d’un programme qui écrit les 128 caractères
contenus dans la zone de données.
• La taille de la mémoire du port de sortie est < à 128
octets
• Problème : Si le périphérique n’est pas suffisamment
rapide, les données seront écrasées.
• Solution : demander au périphérique si il est prêt à
recevoir des données avant envoi (Handshaking).

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Exemple de handshaking pour la RS232

do {
do {
/* Attente du canal prêt pour transmettre */
retour = EtatCom(&port,0X40);
} while (retour !=0);
retour = EmetCar(&port,&Chaine[i]);

if (retour !=0)
printf ("\nErreur de transmission !!!!");
else
i=i+1;
} while (Chaine[i-1] != '\0');

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Exemple de handshaking pour la RS232

• Do … while : Poling de l’état

do {
/* Attente du canal prêt pour transmettre */
retour = EtatCom(&port,0X40);
} while (retour !=0);
• Poling :
– Interrogation du périphérique
– Inefficace en terme de gestion du temps pour du multitâche
• Solution plus efficace :
– Gestion par interruption

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E/S par interruption

Data Address Data Address Data Address

Output Port
CPU Memory Data Reg.
Status Reg.
IVR
IRQ IRQ

Périphérique

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E/S par interruption

• Mécanisme d’interruption déjà vu en cours
• Mécanisme plus efficace

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Direct Memory Access

• Données transmises de la mémoire du PC vers le
périphérique sans passer par les registres du CPU
• Le CPU donne l’ordre de transfert de blocs mémoire
• Le composant d’interface DMAC
– Réalise le transfert
– Signale la disponibilité des données
– Peut utiliser les bus de données et d’adresse le temps des
transferts

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DMA (suite)

Bus switch1 Enable CPU (4) Bus switch2 Bus switch3

Enable
DMA
Address Data Address
Address Data
Data
DMA Peripheral
Memory Controller
CPU (e.g.disk)
DMA request (2) Adress reg.
Byte count
DMA grant (3) Control reg.
Transfert request
(1)
Transfert grant (5)
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Flot de contrôle d’un DMA

• Un périphérique veut que soit fait une opération d’ES
1. il demande au DMA une requête de transfert
2. le DMAC envoie une requête au CPU pour l’utilisation des bus
3. un DMA grant revient qui l’autorise à utiliser les bus
4. Le cycle DMA peut se faire
» switch 1 est ouvert accès au CPU inhibé
» switch 2 et 3 sont fermés
5. Le DMAC envoi un transfert grant vers le périphérique qui peut
maintenant écrire ou lire a mémoire
6. Le DMAC possède des registres qui maintiennent la dernière
adresse mémoire lue ainsi que la taille des données transférées.

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Interface série RS232

• Transfert bit à bit des données sur une ligne simple
• Utilisée pour transmettre sur quelques mètres
• Interfaçage du CPU à la liaison série se fait par une UART
(Universal Asynchronous Receiver Transmitter)
• A l'origine, tous les compatibles PC possèdent 2 ports
séries: COM1 et COM2. L'un d'entre-eux se présente
sous la forme d'une prise DB9 mâle et le deuxième, sous
la forme d'une DB25 mâle.

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Brochage des connecteurs

Broche DB9 Broche DB25 Nom
----------------------------------------------------
1 8 DCD
2 3 RX
3 2 TX
4 20 DTR
5 7 GND
6 6 DSR
7 4 RTS
8 5 CTS
9 22 RI

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Attributs des signaux

• DCD (Data Carrier Detect): cette ligne est une entrée
active haute. Elle signale à l'ordinateur qu'une
liaison a été établie avec un correspondant.
• RX (Receive Data): cette ligne est une entrée. C'est ici
que transitent les informations du correspondant
vers l'ordinateur.
• TX (Transmit Data): cette ligne est une sortie. Les
données de l'ordinateur vers le correspondant sont
véhiculées par son intermédiaire.
• DTR (Data Terminal Ready): cette ligne est une sortie
active haute. Elle permet à l'ordinateur de signaler
au correspondant que le port série a été libéré et qu'il
peut être utilisé s'il le souhaite.
• GND (GrouND): c'est la masse.

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Attributs des signaux

• DSR (Data Set Ready). Cette ligne est une entrée
active haute. Elle permet au correspondant de
signaler qu'une donnée est prête.
• RTS (Request To Send): cette ligne est une sortie
active haute. Elle indique au correspondant que
l'ordinateur veut lui transmettre des données.
• CTS (Clear To Send): cette ligne est une entrée active
haute. Elle indique à l'ordinateur que le
correspondant est prêt à recevoir des données.
• RI (Ring Indicator): cette ligne est une entrée active
haute. Elle permet à l'ordinateur de savoir qu'un
correspondant veut initier une communication avec
lui.

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Fonctionnement liaison Série

• La communication série nécessite trois fils

au minimum:
– une masse pour référencer les signaux,
– un fil émetteur
– un fil récepteur.
– liaison série est full-duplex, c'est à dire que
l'on peut émettre et recevoir en même temps;

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Fonctionnement liaison série

•la liaison série est totalement asynchrone.
•Aucune horloge n'est transmise.
• Il faut donc se mettre d'accord sur la vitesse
de transfert des bits
• rajouter des bits de synchronisation.
•Vitesse de transmission :
• de 300 à 9600 bauds
• vitesse doit être fixée par les deux parties
communicantes

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Format des trames

• Longueur du mot : La transmission des données peut se
faire suivant plusieurs formats (7 ou 8 bits)
• Contrôle de parité
– pouvant être gérée comme paire ou impaire
• Bit de start :
– une trame commence par 1 bit de start ("0" logique)
– permet de re-synchroniser le récepteur
• Bit de stop :
– signale la fin de la transmission.
– il peut y avoir 1, 1.5, ou 2 bits de stop (« 1 » logique).

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Format des trames: exemple

• Exemple : Transmission du caractère M 100 1101

Bit Start 1 0 1 1 ,0 0 1 0 Bit Stop

Ligne Idle Bit Parité
à l’état haut
Durée d’un bit dépend du taux de transfert en bit/seconde:
Avec un taux de transfert de 9600 bauds le temps de transmission
= 1/9600=0,1042ms

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Fonctionnement de l’UART
Interface Série
Générateur Générateur
Horloge parité TxD
Trasmitter data TxClk
Chip Select Registre transmission
Register
et CTS
Read write Contrôle transmission
control Status
Register RTS
Logique d’Interruption
IRQ
Control
Contrôle Vérification
Register RxD
Buffer Réception parité
Du bus de
donnée Receiver data Registre Générateur RxClk
Register Réception Horloge
DCD
Logique de synchronisation
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Fonctionnement de l’UART
• Registres internes :
– 4 registres internes : TDR, RDR, CR, SR
– Seuls 2 sont accessibles par le CPU en écriture

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Les protocoles de transmission

• On ne peut réussir une transmission qu'à partir du
moment où l'émetteur et le récepteur se sont entendu sur
la vitesse, le nombre de bit de stop, la longueur du mot et
la parité. A ce niveau là, savoir à quel voltage correspond
un état haut n'a aucune importance.
• D'une manière générale, la parité est toujours présente
car elle permet de détecter la plus grande partie des
erreurs de transmission.

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Département Informatique
Cours Architecture des ordinateurs 2

Programmation du port série

• L'accès aux registres contrôlant les ports série se fait par
l'intermédiaire de l'interruption DOS 14h. A cette IT
correspond 4 fonctions permettant de configurer et de
contrôler l'interface série,
• Fonction 0x00: Initialisation de l'interface série
• Fonction 0x01: Emission de caractères
• Fonction 0x02: Réception de caractères
• Fonction 0x03: Tester état du port série

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Fonction 0x00: Initialisation de l'interface série

Cette fonction permet de fixer le protocole de transmission.
Entrée: AH = 0x00
DX = Numéro de l'interface série
0x00 = COM1
0x01 = COM2
AL = Paramètres de configuration
Bits 0-1: longueur du mot
10 = 7 bits
11 = 8 bits
Bit 2: nombre de bits de stop
0 = 1 bit de stop
1 = 2 bits de stop
Bit 3-4: contrôle de parité
00 = aucun
01 = impair
11 = pair
Bit 5-7: vitesse de transmission
000 = 110 bauds
001 = 150 bauds
010 = 300 bauds
011 = 600 bauds
100 = 1200 bauds
101 = 2400 bauds
110 = 4800 bauds
M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 60
111 = 9600 bauds
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Cours Architecture des ordinateurs 2

Sortie: AH = Etat de l'interface série

Bit 0: données prêtes
Bit 1: données effacées
Bit 2: erreur de parité
Bit 3: violation de protocole
Bit 4: interruption détectée
Bit 5: transmission Hold Register vide
Bit 6: transmission Shift Register vide
Bit 7: time out (le périphérique ne répond pas)
AL = Etat du modem
Bit 0: (delta) modem prêt à émettre
Bit 1: (delta) modem activé
Bit 2: (delta) sonnerie
Bit 3: (delta) liaison établie
Bit 4: modem prêt à émettre
Bit 5: modem activé
Bit 6: sonnerie
Bit 7: liaison établie

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Exemple de programmation

le réglage du protocole à 1200 bauds, 7 bits et parité paire.

struct BYTEREGS {
/* Registres vus comme 2 registres de 8 bits */
unsigned char al, ah, bl, bh, cl, ch, dl, dh;
};
Union REGS {
struct BYTEREGS h;
struct WORDREGS x;
} pregs;
/* fonction 00h: réglage du protocole */
pregs.h.ah = 0x00;
/* 7 bits, parité paire, 1200 bauds */
pregs.h.al = 0x9A;
/* COM1 */
pregs.x.dx = COM1;
int86(0x14,&pregs,&pregs); /* IT DOS 14 */
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Département Informatique
Cours Architecture des ordinateurs 2

• Initialisation de la liaison série

• Boucle
– Traitements sur caractères saisis :
» Tant que caractère différent de ‘\n’ et longueur chaîne < 70
caractères
• Saisie du caractère au clavier
• Affichage du caractère à l’écran
• Stockage dans une chaîne

» Si caractère == ‘\n’
• Envoi de la chaîne par la liaison série
• Si erreur d’envoi arrêter l’envoi

– Traitements sur caractères reçus

» Lire sur la liaison série
» Si erreur de réception arrêter réception
» Tant que caractère différent de ‘\n’
• Affichage à l’écran du caractère

• Fin de boucle

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 63

Interface parallèle
• Le port parallèle des PC et compatibles se présente sous la
forme d'une prise DB25 femelle,
• Ce port a été pensé pour communiquer avec une
imprimante, ses signaux sont très lié à ce périphérique

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Département Informatique
Cours Architecture des ordinateurs 2

Brochage des connecteurs

Broche DB25 Nom
---------------------------------------------------
1 /STROBE
2 --9 D0 – D7
10 /ACK
11 BUSY
12 PE
13 SELECT
14 /AUTOFEED
15 /ERROR
16 /INIT
17 /SELECT IN
18-25 MASSE

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 65

Attributs des signaux

• STROBE: cette ligne active basse indique à l'imprimante que

des données sont présentes sur les lignes D0 à D7 et qu'il faut
les prendre en compte.
• D0 à D7: c'est le bus de données qui véhicule la valeur du
caractère à imprimer. On ne peut écrire sur ce port, à moins
d'avoir un port parallèle étendu (c'est le cas pour les ports de
type ECP/EPP).
• ACK: l'imprimante met à 0 cette ligne pour indiquer à
l'ordinateur qu'elle a bien reçu le caractère transmis et que ce
dernier peut continuer la transmission.

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 66

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Département Informatique
Cours Architecture des ordinateurs 2

Attributs des signaux

• BUSY: cette ligne est mise à 0 par l'imprimante lorsque son buffer
de réception est plein. L'ordinateur doit attendre que cette ligne
revienne à 1 pour recommencer à émettre.
• PE: signifie " paper error ".
• SELECT: cette ligne indique à l'ordinateur si l'imprimante est "on
line" ou "off line".
• AUTOFEED: lorsque ce signal est à 1, l'imprimante doit effectuer
un saut de ligne à chaque caractère "return" reçu. En effet,
certaines imprimantes se contentent d'effectuer un simple retour
du chariot en présence de ce caractère.

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Attributs des signaux

• ERROR: indique à l'ordinateur que l'imprimante a détecté une
erreur.
• INIT: l'ordinateur peut effectuer une initialisation de l'imprimante
par l'intermédiaire de cette ligne.
• SELECT IN: l'ordinateur peut mettre l'imprimante hors ligne par
l'intermédiaire de ce signal.
• MASSE: c'est la masse du PC.

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Département Informatique
Cours Architecture des ordinateurs 2

Performances
• Les ports plus récents, de type EPP (pour Enhanced
Parallel Port, développé par Xircom, Zenith et Intel),
permettent d'atteindre un débit de 2Mo/s
• il permet néanmoins la réception de périphériques tels que
des lecteurs de CD-ROM, disques durs, Zip
• En plus d'un débit supérieur, les ports EPP sont
bidirectionnels.

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Programmation

• Se fait au travers de ports d'entrée/sortie, ports

d'E/S, adresse d'E/S,
• Voici une liste de quelques adresses de base
courantes:
– 060h - clavier
– 170h/376h - contrôleur IDE secondaire
– 1F0h/3F6h - contrôleur IDE primaire
– 220h - carte son
– 300h - carte réseau
– 330h - carte adaptatrice SCSI
– 3F2h - contrôleur de lecteur de disquettes
– 3F8h - COM1
– 3E8h - COM2
– 3E8h - COM3
– 2E8h - COM4
– 378h - LPT1
– 278h - LPT2

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 70

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Département Informatique
Cours Architecture des ordinateurs 2

Programmation

• trois registres seulement sont nécessaires au contrôle total

des signaux.
– Lignes de données (378h) : écriture/lecture
– Etat de l'imprimante (379h) : lecture
– Commande de l'imprimante (37Ah) : écriture

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Plan

• Mécanismes d’Interruption
– Détection
– Traitement
– Différents types d’interruptions : logicielles / matérielles
– Contrôleur d’interruption 8259
• les Périphériques d’Entrées Sorties
– Liaison série,
– Liaison parallèle,
• Système Multitâches
– Structure, fonction d’un OS multitâche
– Gestion des tâches
– Relations entre tâches
– Mécanismes d’exclusion mutuelle
– Synchronisation
– Communication
• Exemples de systèmes multitâches
– Exécutif temps-réel RTC
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Cours Architecture des ordinateurs 2

Système multitâche

• Systèmes classiques : multitâches au niveau de l’OS

– parallélisme réglé par le système d’exploitation
– transparent à l’utilisateur
– destiné à optimiser les ressources du processeur

• Systèmes temps réel : programmation multi-tâches

– décomposition en tâches par l’utilisateur
– fonction des contraintes de temps
– priorité déterminée
– séparation entre programme de commande (1er plan) et
programmes peu urgents (tâche de fond)

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 73

Système multitâche

• Point de vue de l’utilisateur :

– nature des interactions
• Point de vue des traitements
– prise en compte des traitements par l’ordinateur
– impact sur les performances
• Modes de Traitement
– séquentiel
– en temps partagé
– Multi-tâches – multi-utilisateurs

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Cours Architecture des ordinateurs 2

Système multitâche
• Motivation
– servir équitablement différents utilisateurs
– Accès au CPU par plusieurs utilisateurs
– Comment partager le CPU ?

Ordinateur

Terminal 3
Terminal 1
Terminal 2

– le système doit
» lire les commandes tapées au clavier
» afficher les résultats à l’écran

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 75

Premier type de partage

Traitement séquentiel
• on ne donne l’accès qu’à un seul utilisateur

Lire1 Traiter1 Imprimer1 Lire2 Traiter2 ...

=> délais d’exécution importants

=> mauvaise utilisation des ressources

• Traitement séquentiel très rarement utilisé

• Si un utilisateur oublie de taper sur le clavier => les autres
doivent patienter …

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Cours Architecture des ordinateurs 2

Processus séquentiel
S_occuper_terminal(int a){
- lire une commande du terminal a
- exécuter la commande
- afficher le résultat de la commande sur le terminal a

Le séquentiel s’exprime alors de la façon suivante :

Système_séquentiel(){
while (true){
S_occuper_terminal(1);
S_occuper_terminal(2);
S_occuper_terminal(3);
}
M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 77

Processus séquentiel

• Cette solution n’est pas satisfaisante car:

– elle exprime les entrées sorties en mode boucle
d’attente
» pas très efficace en terme d’utilisation des
ressources
» pendant qu’un caractère est attendu sur
T1 on pourrait afficher sur T2
– ne tient pas compte des temps inégaux des
commandes. Partage non équitable du
processeur
– ne tient pas compte du temps d’exécution de
chaque terminal
• Autre solution pour remédier à cela:
Traitement en Temps partagé
M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 78
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Cours Architecture des ordinateurs 2

Traitement en temps partagé

• Allocation du processeur par tranches de temps fixes
• Système multi-utilisateurs/multi-tâches

CS
CS Tâche4

Exécution de la tâche1
Tâche1 pendant une durée t
Tâche3

….
Tâche2
CS Changement de contexte
CS entre Tâche1 et Tâche2

Changement de contexte
entre Tâche2 et Tâche3 Exécution de la tâche2
pendant une durée t
M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 79

Processus en temps partagé

• Diminution du délai d’exécution pour les petits
travaux
• Ne convient pas aux travaux lourds
• Exemple ...

• Autre solution pour remédier à cela:

– Entrées /sorties en mode interruption
– Modification de l’expression
» Programmation en mode interruption
» La programmation n’est plus séquentielle
– Transformation des programmes ...

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 80

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Département Informatique
Cours Architecture des ordinateurs 2

Traitements
multi-tâches multi-utilisateurs

• Plusieurs tâches et utilisateurs

• Exécution contrôlée par un exécutif en
fonction
– de priorité
– d’événements extérieurs
– de contraintes de temps
• L’exécutif reprend le contrôle à l’occasion
– de trappes
– d’interruptions

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 81

Multitâche
Process_terminal1(){
while(true){
s’occuper_terminal(1);
}
}
Process_terminal2(){
while(true){
s’occuper_terminal(2);
}
}
Process_terminal3(){
while(true){
s’occuper_terminal(3);
}
}
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Cours Architecture des ordinateurs 2

Multitâche
• Chaque processus n’a plus qu’une partie du
problème initial à résoudre
• un problème non séquentiel est ramené à plusieurs
sous problèmes séquentiels
• Ceci est rendu possible grâce à la notion de noyau
• Avec un seul processeur un seul processus s’exécute
à la fois
• le noyau exécute à tour de rôle chacun pour donner
l’impression que chaque processus dispose de son
propre processeur

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 83

Traitement multi-tâche multi-utilisateurs

• Exemple d’exécution multi-tâche

– l’exécutif achève la tâche la plus urgente
– valeur des priorités => priorité croissante
– traitement des événements urgents à l’instant désiré
Priorité

5 Alarme
4 A A A
3 B B B
Interruption d’E/S

Horloge temps-réel

Interruption d’alarme

t1 t2 t3 t4 t5 t7 t8 t9 t10

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Cours Architecture des ordinateurs 2

Système temps-réel
• Système destiné à l’automatisation
• Couplage étroit avec le monde extérieur
• Contraintes sévères de délai d’exécution (milliseconde)
• Tâches cycliques
– réglage de moteurs
– échantillonnage de capteurs
• Traitements asynchrones
– réponse à des événements externes
– gestion d’alarme
• Systèmes qui fonctionnent sans opérateurs (en ligne)

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 85

Structuration d’un système

d’exploitation
• Il faut assurer un maximum d’indépendance entre les
différentes parties du système
• structuration en couches ou
en «pelures d’oignons»
application
– processeur
– noyau exécutif
– exécutif
noyau
• regroupement des fonctions
(Utilisateur)
en famille niveau
machine
• chaque groupe est à un niveau (superviseur)

d’abstraction
• règle de visibilité

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 86

IUT de Nice Côte d’Azur
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Cours Architecture des ordinateurs 2

Structuration d’un système

d’exploitation
• Exécution de nombreuses tâches en parallèle
• Problèmes de
– partage de ressource
– communication
– synchronisation
• Solution
– créer des routines spécialisées communes aux tâches

=> noyau temps-réel

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 87

Structuration d’un système

d’exploitation

Le noyau
• Donne à l’exécutif l’accès à une machine virtuelle
• Réside en mémoire centrale
• Assure
– la gestion des tâches
– l’allocation du processeur
– la gestion de la mémoire
– la gestion des interruptions et des trappes
– la synchronisation et l’exclusion mutuelle
– la communication entre tâches
– la communication avec l’extérieur

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 88

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Cours Architecture des ordinateurs 2

Pseudo parallélisme et quasi

parallélisme
Partage d’un processeur par plusieurs processus =>
• Pseudo-parallélisme :
– à tout moment un processus est en exécution
– la commutation de processus se fait à l’insu des
processus
– c’est le schéma utilisé pour un langage temps réel
• Quasi-parallélisme :
– à tout instant un processus est en exécution
– la commutation de processus se fait à la demande du
processus actif par une instruction particulière
– utilisé dans le contexte de la simulation

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 89

Pseudo-parallélisme :
Rôle du noyau
• Noyau d’un OS = ensemble de procédures
• Un noyau est un allocateur de processeur
• Le noyau gère la commutation de processus
• Structures de données gérées par le noyau:
– Descripteur de processus
» ensemble des variables propres au processus
» priorité et état
» contenu des registres du processus
• Ces informations constituent le contexte d’exécution
– ceci permet aux procédures d’être réentrantes
– possibilité d’exécuter une procédure simultanément par
plusieurs processus

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 90

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Département Informatique
Cours Architecture des ordinateurs 2

Pseudo-parallélisme: Rôle du noyau

•Exemple de procédure réentrante

processP1(){
int v1;
v1=10;
procédure_réentrante(v1)
procédure_réentrante(int i){
} int j;
processP2(){ j=i+5:
int v2; }
v2=15;
procédure_réentrante(v2)
}

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 91

Pseudo-parallélisme: Rôle du noyau

• Etat de la pile des processus P1 et P2

j=15 j=20
i=10
v1=10
}Local à proc P1 i=15
v2=15
}Local à proc P2
Pile de P1 Pile de P2

• Dans les descripteurs de processus chaque descripteur

contient un pointeur vers la pile

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 92

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Cours Architecture des ordinateurs 2

Rôle du noyau : Descripteur de tâches

• Information essentielles concernant la tâche
• Pointeur-suivant : rôle de chaînage entre tâches de même
priorité
• Contexte : sauvegarde des informations (pile, registres, …)
• Etat de la tâche (prête, active, bloquée…)
• Supervision : priorité, droit d’accès ...

Pointeur-suivant
Contexte
Etat
Supervision

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 93

Etat d’une tâche

• Création d’une tâche => Nom + descripteur

• Définie
– connue du superviseur Réquisitionner
– descripteur spécifié
Prête Allouer Active
• Prête
– en attente du processeur Débloquer
Bloquée Bloquer
• Active
Arrêter
– en cours d’exécution
• Bloquée Démarrer Définie Terminer

– en attente d’une ressource

Créer Inexistante
Détruire

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 94

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Cours Architecture des ordinateurs 2

Plan
• Mécanismes d’Interruption
– Détection
– Traitement
– Différents types d’interruptions : logicielles / matérielles
– Contrôleur d’interruption 8259
• les Périphériques d’Entrées Sorties
– Liaison série,
– Liaison parallèle,
• Système Multitâches
– Structure, fonction d’un OS multitâche
– Gestion des tâches
– Relations entre tâches
– Mécanismes d’exclusion mutuelle
– Synchronisation
– Communication
• Exemples de systèmes multitâches
M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 95

Gestion des tâches

• Passage de l’état prête à active se fait par l’allocateur du
processeur.
– à la suite d’un blocage
– à la fin de l’exécution d’une tâche

• Stratégie d’allocation variable

– à chaque interruption ou trappe

• la gestion s’organise en associant pour chaque état une ou

plusieurs FIFO.

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Cours Architecture des ordinateurs 2

Gestion des tâches

• Pour chaque état, on organise une file d’attente à partir des

informations contenues dans leur descripteur
• Les files sont gérées selon une discipline FIFO

pointeur début suivant

suivant suivant
NIL
pointeur fin

dimension

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 97

Gestion des tâches

• Extraction d’une tâche en tête de file

pointeur-tache := pointeur_debut
pointeur_debut := pointeur_suivant(premier)
pointeur_suivant(premier) := NIL
dimension := dimension -1
pointeur tâche NIL

pointeur début suivant suivant

suivant
NIL
pointeur fin

dimension
AVANT
APRES
pointeur tâche

pointeur début suivant suivant suivant

NIL NIL
pointeur fin

dimension
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Gestion des tâches

pointeur tâche suivant NIL pointeur tâche NIL

pointeur début suivant suivant NIL pointeur début

suivant suivant suivant
pointeur fin NIL
pointeur fin
dimension
dimension

AVANT APRES

• Insertion en fin de file

SI pointeur-tache != NIL
ALORS pointeur_suivant(dernier) := pointeur_tache
pointeur_suivant(tâche à insérer) := NIL
pointeur_fin := pointeur_tâche
pointeur_tâche := NIL
dimension := dimension + 1

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 99

Commutation de processus

• L’instant de commutation dépend du périphérique horloge

qui produit les interruptions
• A chaque interruptions => Commutation de processus
– sauvegarde registres processus interrompu sur
pile
– sauvegarde SP dans descripteur du processus
– mise à jour des descripteurs
– chargement SP avec la valeur contenue dans le
processus de tête de liste
– restitution des registres sauvegardés sur la pile

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 100

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Cours Architecture des ordinateurs 2

Commutation de processus
• Question :
– est il indispensable que le noyau utilise les interruptions
de l’horloge?
– Ne peut-il pas se contenter des interruptions des autres
périphériques?
• Système à temps partagé cela est essentiel
– ‘‘computer bound process’’
• Système purement temps réel :
– de part les applications
– aucun processus ne monopolise le processeur
– les commutations sur horloges ne sont pas implémentées
– ‘‘input/output bound process’’

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 101

Allocation du processeur
• Algorithme du tourniquet (Round-Robin scheduling)
– files des tâches prêtes
– chaque tâche reçoit le processeur
» durant une durée fixe
» jusqu’à ce qu’elle se bloque
– les tâches suspendues retournent en fin de file

Tâches
Tâches prêtes
Tâches
nouvellement Processeur terminées
démarrées

Tâches recyclées

=> Traitement interactif multi-utilisateurs

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 102

IUT de Nice Côte d’Azur
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Cours Architecture des ordinateurs 2

Allocation du processeur
• Allocation par priorité
– priorité matérielle, priorité logicielle
– Round robin pour un même niveau de priorité

Tâches
prêtes
priorité1

Tâches
nouvellement priorité2 Tâches
Processeur
démarrées terminées
priorité3

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 103

Gestion du processeur
• le processeur doit traiter
– les tâches synchrone
– les tâches de fond
– les tâches asynchrones
• les tâches asynchrones correspondent à des opérations à
effectuer à des instants imprévisibles :
– déclenchées par des interruptions
– qui provoquent la réallocation du processeur
=> le temps de service doit être court
– priorité
» inverse du temps de service
» plus élevée pour les périphériques lents

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 104

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Cours Architecture des ordinateurs 2

Gestion de tâches temps-réel

• Connaissance précise du temps
– Détermination de l’heure d’apparition d’un événement
– Scrutation périodique des capteurs et des actionneurs
– Mise en attente de tâches durant un temps de garde

1ère solution : autant de temporisateurs que nécessaire

=> trop de sources d’interruptions

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 105

Gestion globale du temps

• Fait appel à une horloge temps-réel
– interruptions régulières

• Tous les temps sont des multiples du temps de base

• Echéancier
– tâche spéciale du noyau

• les descripteurs des tâches synchrones et des tâches

retardées sont placés dans une file d’attente
– allocation organisée à partir d’un tableau
– organisée par ordre croissant de délai

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 106

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Cours Architecture des ordinateurs 2

Gestion des tâches synchrones

• Fait appel à un tableau d’activation

bits d’activation des tâches

Masque
0 1 0 0 1
Compteur A 1 1 0 1 tâche A
modulo N B 0 1 0 0 tâche B
C 0 1 0 1 tâche C
D 0 0 0 1 tâche D
tops E 0 0 0 0 tâche E
d’horloge

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 107

Plan

• Mécanismes d’Interruption
– Détection
– Traitement
– Différents types d’interruptions : logicielles / matérielles
– Contrôleur d’interruption 8259 les Périphériques : écrans, imprimantes ,
drivers …
• Circuits séquentiels/Automates
• Système Multitâches
– Structure, fonction d’un OS multitâche
– Gestion des tâches
– Relations entre tâches
– Mécanismes d’exclusion mutuelle
– Synchronisation
– Communication
• Exemples de systèmes multitâches
– Exécutif temps-réel RTC

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 108

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Cours Architecture des ordinateurs 2

Relations entre tâches

• Les tâches sont parallèles et quasi indépendantes

!!!mais!!!
– indépendance est partielle
– elles interagissent en certains points de leur exécution
tâche A tâche B
• Communication A0 B0
• Synchronisation B1
A1
le déroulement d’une tâche
en un point dépend d’un Ai Bj
événement produit par une autreAi+1
• Signalisation

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 109

Relations entre tâches

• Exclusion mutuelle
• partage d’une ressource critique utilisable par une seule tâche à
la fois
• exemple de l’accès multiple à une imprimante
• Coordination
– Exemple du modèle Producteurs / Consommateurs

mémoire tampon
tâches tâches
«producteur» «consommateur»

– éviter de retirer un message d’une file vide

– de déposer un message dans une file pleine

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 110

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Cours Architecture des ordinateurs 2

Relation entre tâches

◗ Blocage fatal
– Arrêt de l’évolution des tâches par suite d’un manque de
ressources:
Ressource P
Tâche A Tâche B Situation Initiale

Ressource Q

Ressource P Ressource P
Tâche A Tâche B Tâche A Tâche B
Ressource Q Ressource Q

Allocation non Interblocage

Bloquante
M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 111

Relation entre tâches

◆ Blocage fatal
– Prévention
– détection
– guérison
!!! Ce sont des pannes logicielles

◆ Résolution des problèmes liés aux relations entre tâches

– solutions ad hoc
– mécanismes élémentaires

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 112

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Cours Architecture des ordinateurs 2

Plan

• Mécanismes d’Interruption
– Détection
– Traitement
– Différents types d’interruptions : logicielles / matérielles
– Contrôleur d’interruption 8259 les Périphériques : écrans, imprimantes ,
drivers …
• Circuits séquentiels/Automates
• Système Multitâches
– Structure, fonction d’un OS multitâche
– Gestion des tâches
– Relations entre tâches
– Mécanismes d’exclusion mutuelle
– Synchronisation
– Communication
• Exemples de systèmes multitâches
– Exécutif temps-réel RTC

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 113

Mécanisme d’exclusion mutuelle

• Ressource critique matérialisée par
une séquence critique
tâche A tâche B

} {
ressource
• on peut assurer l’exclusion mutuelle : critique

– en masquant les IT
– par un verrou
– par un sémaphore

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 114

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Cours Architecture des ordinateurs 2

Mécanisme d’exclusion mutuelle

◆ Verrou : V est une variable binaire appelée verrou
– V=0 droit d’entrée
– V=1 interdiction d’entrée
◆ Le verrou est consulté et modifié avant l’entrée dans la section
critique
Exemple :
verrou B ...
E1: TAS B
E2: BMI E1
E3 : 1ère instruction de la section critique
...
...
CLR B
Résout l’exclusion mutuelle par attente active

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 115

Mécanisme d’exclusion mutuelle

◆ Sémaphore :
– évite l’attente active
– tâches en attente sont mises en sommeil
– Sémaphore traite l’exclusion mutuelle avec accès multiples simultanés.
– Structure de données + primitives
ATTENDRE et SIGNALER
Sémaphore
P(S) V(S)
Variable
entière Liste des
S tâches
en sommeil
F(S)

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Mécanisme d’exclusion mutuelle

• Primitive V(S) : Signaler

S:=S+1

Non Oui
S <= 0

- Retirer de F(S) le
descripteur de
tâche Eveil
- Mettre le descri- d’une
pteur dans la tâche
file des tâches
prêtes
- Rendre le processeur

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 117

Mécanisme d’exclusion mutuelle

• Primitive P(S) : Attendre

S:=S-1

Non Oui
S < 0

- Insérer le
descripteur dans
la file F(S) Mise en
sommeil
- Sauvegarder le d’une
contexte de la tâche tâche
- Rendre le processeur

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 118

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Cours Architecture des ordinateurs 2

Mécanisme d’exclusion mutuelle

• Utilisation d’un sémaphore

tâche A tâche B

P(S) P(S)

V(S)
} ressource
{ V(S)
critique

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 119

Plan

• Mécanismes d’Interruption
– Détection
– Traitement
– Différents types d’interruptions : logicielles / matérielles
– Contrôleur d’interruption 8259 les Périphériques : écrans, imprimantes ,
drivers …
• Circuits séquentiels/Automates
• Système Multitâches
– Structure, fonction d’un OS multitâche
– Gestion des tâches
– Relations entre tâches
– Mécanismes d’exclusion mutuelle
– Synchronisation
– Communication
• Exemples de systèmes multitâches
– Exécutif temps-réel RTC

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Synchronisation des tâches

• Plusieurs tâches interdépendantes

• Elles doivent être capable d'interagir pour synchroniser

leur déroulement

• Deux types d‘actions:

– la tâche A doit se bloquer en attente d’un signal venant de la
tâche B
– la tâche B doit pouvoir éveiller la tâche A en lui transmettant
de l’info.

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 121

Synchronisation des tâches

• Synchronisation directe
– une tâche agit directement sur une autre tâche (elle connaît le
nom de la tâche).
– Utile pour stopper une tâche qui boucle indéfiniment
– Deux primitives

début BLOQUER(A) début EVEILLER(A)

Oui Non Oui Non
FANION(A)=1 ETAT(A)=0

FANION(A)=0 Blocage de A Eveil de A FANION(A)=1

ETAT(A)=0 ETAT(A)=1

fin fin
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Synchronisation des tâches

• Synchronisation indirecte
– La tâche n’est plus explicitement nommée
– fonctionne par l’intermédiaire d’objets qui peuvent être
» des variables booléennes
» Notion d’événement
» positionnement à 1 de la variable pour la tâche
synchronisante
SIGNAL(événement)

» la tâche synchronisée se bloque par une instruction

ATTENTE(événement) tant que la variable est égale à 0

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 123

Synchronisation des tâches

• Synchronisation indirecte
» par sémaphores
– Exemple :

tâche A tâche B
ai doit se faire
après bj
P(S)
Sémaphore ai
bj
initialisé avec S=0
V(S)

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 124

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Cours Architecture des ordinateurs 2

Autres types de synchronisations

• Synchronisation sur conditions complexes

• ET, OU de sémaphores
• Exemple 1 : Condition de synchronisation sur un OU
l’exécution de ai est subordonnée à la réalisation d’au
moins une opération V(S) correspondant aux tâches B
ou C.
• Exemple 2: condition de synchronisation sur un ET

!!! Problèmes potentiels d’interblocages

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 125

Autres types de synchronisations

• Exemple 1 :
tâche A tâche B tâche C
Synchronisation sur OU
Initial: S=0, F(S) = vide

P(S) ck
ai bj V(S)
V(S)

• Exemple 2 :
tâche A tâche B tâche C
Synchronisation sur ET
Initial : SB =0 , SK=0
F(SB), F(SK)vides P(SK)
P(SB) ck
bj V(SK)
ai V(SB)

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 126

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Cours Architecture des ordinateurs 2

Plan

• Mécanismes d’Interruption
– Détection
– Traitement
– Différents types d’interruptions : logicielles / matérielles
– Contrôleur d’interruption 8259 les Périphériques : écrans, imprimantes ,
drivers …
• Circuits séquentiels/Automates
• Système Multitâches
– Structure, fonction d’un OS multitâche
– Gestion des tâches
– Relations entre tâches
– Mécanismes d’exclusion mutuelle
– Synchronisation
– Communication
• Exemples de systèmes multitâches
– Exécutif temps-réel RTC

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 127

Communication entre tâches

• Echanges d’informations
sous forme de messages
• Configuration de type
– point à point

– diffusion

– multipoint symétrique

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Cours Architecture des ordinateurs 2

Communication entre tâches

Boîte aux lettres

◆ Boîte aux lettres

– échange indirecte de messages
– mémoire tampon => file d’attente
– modèle producteur consommateur
– tampon de capacité maximum N messages
◆ Problème
– éviter que plusieurs tâches prennent ou déposent
simultanément des messages
– Cesser de retirer des messages quand la boîte est vide
– Cesser d’en mettre quand la boîte est pleine
=> protection par sémaphores
M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 129

Communication entre tâches

Boîte aux lettres

• Primitives atomiques
Deposer (message, boite-aux-lettres)
Retirer (message, boite-aux-lettres)

• Primitives protégées par deux sémaphores

– positions : nombre de positions libres
– messages : nombre de messages dans le tampon

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 130

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Cours Architecture des ordinateurs 2

Communication entre tâches

Boîte aux lettres
• Exemple d’implémentation du modèle producteur-
consommateur
par sémaphore et BAL :
Initialisation:
Positions :=N
Messages :=0
F(Positions) et F(Messages) vides
ENVOYER :
P(Positions)
DEPOSER(message, boite_aux_lettres)
V(Messages)
RECEVOIR :
P(Messages)
RETIRER(message, boite_aux_lettres)
V(Positions)
M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 131

Communication entre tâches

Rendez-vous

• Synchronisation rigoureuse entre l'émetteur et le récepteur

• Méthode du rendez-vous :
– Les tâches s'arrêtent en un point convenu pour s'échanger leurs
messages

• Primitives:
ENVOYER(message, destinataire)
RECEVOIR(message, emetteur)
REPONDRE(message,emetteur)

Emetteur et destinataire sont respectivement le nom de la tâche qui

envoie et la tâche qui réceptionne le message

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 132

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Cours Architecture des ordinateurs 2

Communication entre tâches

Rendez-vous
•Echange de message par rendez-vous
tâche A tâche B
RECEVOIR(message, A)
ENVOYER(message,B)
REPONDRE(message, A)

•Principe du rendez-vous
tâche A tâche B

ENVOYER(message,B) RECEVOIR(message, A)
Synchronisation

Transmission du message

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 133

Plan

• Mécanismes d’Interruption
– Détection
– Traitement
– Différents types d’interruptions : logicielles / matérielles
– Contrôleur d’interruption 8259 les Périphériques : écrans,
imprimantes , drivers …
• Circuits séquentiels/Automates
• Système Multitâches
– Structure, fonction d’un OS multitâche
– Gestion des tâches
– Relations entre tâches
– Mécanismes d’exclusion mutuelle
– Synchronisation
– Communication
• Exemple de systèmes multitâches
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Cours Architecture des ordinateurs 2

Systèmes d’exploitation multitâche

• Multitâche existe depuis fort longtemps dans

l’industrie
– OS multi tâche => 0S2, Unix, Solaris, Win95,
NT
– OS temps -réel => Irmx86, RTC

• Deux exemples :
– multitâches TR : RTC
– multitâche non TR : Windows NT

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 135

Exemple d’un exécutif temps réel : STR

• Ensemble de primitives de gestion de tâches,

• Primitives sont indivisibles
• Le code d’initialisation du module noyau a pour rôle de
créer une première tâche appelé ProcessusIdle en lui
affectant la priorité maximum InitNoyau()
• Primitives de création et de gestion de tâches
• Primitives de synchronisation et communication
• Prise en compte du temps partagé

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 136

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Cours Architecture des ordinateurs 2

Exemple d’un noyau temps réel : STR

• Gestion des tâches
CreateTask(IdTache,PrioTache, Tache)
StartTask(IdTache);
StopTask(IdTache);
Desactive();
TaskPriority(Idtache);
TaskState(IdTache);
CurrentTask();
ChangePriority(IdTache, PrioTache);
RTClockInit(Ticks);
DelayTask(NbTicks);
EnterRegion();
LeaveRegion();

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 137

Exemple d’un noyau STR

• Communications
InitMailBox(IdBL, DimBl);
Send(IdBL, Message);
Receive (IdBL, &Message, Time-out);
TestReceive(IdBl, &Message);
• Exclusion Mutuelle
InitSemaphore(IdSem, Compte);
P(IdSem, Time-Out);
V(IdSem);
TestP(IdSem);
• Synchronisation
SignalEvent (IdTache, IdEvt);
WaitEvents’Evts Attendus, Time-Out, &CopieEvtSig);
ClearEvents(Liste Evts);

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 138

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Cours Architecture des ordinateurs 2

Exemple d’un noyau STR

• Primitives Vidéo
F1 = OuvreFen(X, Y, X+L, Y+H, CoulFond, CoulAff,
«Titre»);
EffaceFen(Fi);
FermeFen(Fi);
SelectFen(Fi);
LireCar(Fi, ON/oFF, &Car);
EcrCar(Fi, Car);
EcrVar(«Texte %d»,Var);

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 139

Solution du problème des philosophes

void PoseFourchettes( int iPhilosophe )
{/* Protéger l'accès au tableau nEtat */
WaitForSingleObject( hMutexModifierEtat,INFINITE );
/* Mettre à jour l'état */
nEtat[ iPhilosophe ] = PENSIF;
TracePhilosophe( &TC, iPhilosophe, TRUE );
/* Donner l'accès du sémaphore aux deux voisins */
Test( VOISIN_GAUCHE( iPhilosophe ) );
Test( VOISIN_DROITE( iPhilosophe ) );
/* Libérer l'accès à nEtat */
ReleaseMutex( hMutexModifierEtat );
}

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 140

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Cours Architecture des ordinateurs 2

Les périphériques

• les mémoires secondaires

– Bandes magnétiques
– Disques magnétiques
– Disques optiques (CD ROM)

• les terminaux de visualisation

– terminaux graphiques
• les modems
• les souris
• les imprimantes
– matricielle à aiguilles
– laser

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 141

Périphériques:
les mémoires secondaires.

Support Ecriture Accès Utilisation

Bande Magnétique Magnétisation locale Séquentiel Archivage

Disque magnétique Tête de lecture écriture Rotationnel Stockage et

flottante accès rapide
Disque souple Tête de L/E en contact Rotationnel Support de
avec le support distrib.
logiciel
Disque Optique Mesure de la réflectivité Rotationnel CDROM.
Info.
Permanente

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 142

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Cours Architecture des ordinateurs 2

Périphériques:
les écrans
• Ecrans alphanumériques
– Zone mémoire contenant des caractères
– Caractère codé sur 2 octets : attribut + code Ascii
– Mémoire de 4 k pour un écran alpha couleur

• Ecrans Graphiques
– Zone mémoire de pixels
– Organisation en 480x640 ou 800x600 ou 1024x1024 pixels
– Ecran bit map (juxtaposition de plans mémoire)
– Taille mémoire augmente ( écran 16 couleurs de taille
1024x1024 = 1Mega )
– Temps d’affichage lent => processeurs doivent être rapides.

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 143

Périphériques: les modems

• Connexions distantes via le réseau téléphonique.
• Transmission d’un signal sinusoidal
– modulation d’un signal de base (porteuse)
– amplitude : signal fort (1) ou faible (0)
– fréquence : signal sonore aigu (1) ou grave (0). moins sensible aux
bruits
– de phase : phase modifiée quand la donée passe de 0 à 1 (vice versa)
• Vitesse de modulation : baud
– nombre détat de modulation par seconde.
– plusieurs bits transmis par état
• Transmission synchrone ou asynchrone
– horloge ou bits de synchronisation
• Transmission simplex, semi duplex ou full duplex
– modes d’exploitation de la ligne

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 144

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Cours Architecture des ordinateurs 2

Périphériques: les souris

• Souris
– mécanique : déplacement de roues => calcul de la position
– optique : déplacement d’une LED sur une grille,
– optomécaniques : Déplacement de roues + photodétecteur
• Codage des informations
– 3 octets par 100 ms
– pooling des informations
– Etat, x, y

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 145

Périphériques: les imprimantes

• Imprimantes matricielles
– aiguilles activées par un électro-aimant
– impression par point
• Imprimantes laser
– photosensibilisation
– poudre electrostatique => toner
– Processeur interne /externe
– Langage Postscript

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Cours Architecture des ordinateurs 2

Evolution des architectures : du CISC

au RISC
• CISC Complex Instruction Set Computer
– jeu d’instrucrtion complexe
• RISC Reduced Instruction Set Computer
– jeu d’instruction réduit
– multiplication des unités d’exécution
– usage intensif des caches
– branchements prédictifs ...

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 147

Caractéristiques des processeurs CISC

• Jeu d’instruction complexe => décodeur d’instructions
– ++ programme d’application plus courts
– ++ moins de place mémoire
– -- temps d’exécution variables d’une instruction à une autre
– -- la vitesse du processeur doit s’aligner sur les temps max
• Microcode
– contient l’ensemble des micro-instructions
– reçoit les instructions du décodeur et les transforme en
opération élémentaires
– surface de silicium augmentée par le microcode
– problème des défauts de surface de silicium

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 148

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Cours Architecture des ordinateurs 2

Suppression du microcode avec le RISC

• RISC développé par IBM à partir de 1975
– Concept freiné à ses débuts par le prix des memoires (code +
important)
– travaux parallèles sur les compilateurs
• Jeu d’instruction réduit => suppression du microcode
• Instructions complexes décomposées => rôle du
compilateur
• Instructions complexes maintenues sont cablées
• temps d’exécution constant pour chaque instruction
• taille des instructions constante
• adressage simplifié
• multiplication des registres internes

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 149

Quelques processeur RISC

• Alpha de Digital

• Pentium 66 et +

• Power PC de Apple IBM et motorola

• Sparc de Sun

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 150

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Cours Architecture des ordinateurs 2

un exemple de RISC : PowerPC

• architecture superscalaire : plusieurs instructions différentes peuvent être

exécutées simultanément par des unités independantes.
• multiplication des unités d’exécution : unité de branchement, unité en
virgule fixe, unité en virgule flottante
• fonctionnement de registres à registres
– registres d’usage général
– registres spécialisés
• des instructions de longueur fixe
• hiérarchie de mémoires
• fonctionnement en multi-processeurs
• du RISC vers les VLIW ?

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Evolution des architectures

• 2 voies d'évolution
– accroissement des performances
– miniaturisation des composants
• Accroissement des performances
– augmentation de la vitesse d'exécution
» composants
» vitesse de propagation
» dimension physique
» optimisation des connexions
» unité de calcul rapide
» registres spécialisés (pipeline)
» organiser les traitements (//)

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 152

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Cours Architecture des ordinateurs 2

Evolution des architectures

• Accroissement des performances
– Parallèlisation des programmes
» ++ Utilisation max des unités de traitement de la machine
» complexité de la machine augmente
» les systèmes hautement parallèles ne peuvent être exploités
à 100 %
• Miniaturisation des composants
– développement de micro-plaquettes (chip)
– 1970 1 cpu sur une seule puce
– + coprocesseur arithmétique
– Actuellement : on est arrivé aux limites d’intégration
» recherche de nouveaux matériaux
» physique des composants

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 153

Evaluation des performances

Performance
• Pour l’utilisateur : =
Temps d'exécution

• Difficile à évaluer car elle dépend de :

– la vitesse d’exécution du microprocesseur
– Temps de réponse de la mémoire
– Entrée /sortie
• Programmes de tests Benchmarks
– valables sur toutes les machines
– problème de la représentativité des programmes

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Cours Architecture des ordinateurs 2

Evaluation de performances
• SPEC System Performance Evolution Coopérative
– consortium de constructeurs
– standards communs de test
– exécution sur différentes plates-formes
– => SPECMARK
– De là viennent les unités de mesure
» MIPS : Million Instructions Per Second
» MFlops : Million of Floating Point Opération Per Second
• Problème:
– le calcul des Mips dépend du constructeur
– les jeux d’instructions étant différents => résultats non comparables
entre eux.
• NB:
– Ces mesures sont des indicateurs théoriques de performance
– Choix d’une machine : benchmarks avec programmes types qu’on va
utiliser.

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 155

Evaluation de performances

• Systèmes temps-réel :
– systèmes critiques
– dépassement de temps => DANGER
– Exemple :
» Détection d’alarme dans une centrale nucléaire
» Détection d’un décrochage sur un A 310
• Pour ces systèmes
– Evaluation doit être précise
– benchmarks
– analyse statique des programmes
– simulation
• Problème ouvert :
– activité de recherche importante
– quête d’une approche systématique pour ces évaluations

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Technique d’optimisation pour les

supers ordinateurs
• Pipelining : s’inspire du travail à la chaîne. Dans la même
unité de temps plusieurs tâches sont exécutées

EDCBA Re Rd Rc Rb Ra

Opération O

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Gestion des périphériques : drivers

• fonctions :
– réalise une interface entre les niveaux matériel et logiciel
• réalisation :
– écrit en assembleur sous DOS
– inclut dans le code des OS anciens
– à partir du DOS 2.0 possibilité d’inclure des drivers
• Composition d‘un driver
– information d’état sur le driver
– série de routines : fonctions du driver
• Intégration d’un driver
• 2 Types de drivers : caractères ou blocs

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Structure d’un driver

• Structure de l’en-tête

A dresse C o n te n u Type

+00h A d r e s s e d u p ro c h a in d r iv e r 1 PTR

+04h A ttrib u t d u p é rip h é riq u e 1 W ord

+06h O ffs e t d e la r o u tin e d e s tra té g ie 1 W ord

+08h O ffs e t d e la r o u tin e d ’in te r ru p tio n 1 W ord

+0Ah N o m d u d r iv e r p o u r le s d riv e rs d e c a ra ctè re s 8 B y te s

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Structure d’un driver.

• 13 fonctions numérotées de 0 à 12
• Fonctions obligatoires même si inutilisées : bit Termine
=1
• Certaines sont propres aux drivers de blocs ou de
caractère
• Elles tirent leurs arguments du bloc de données
• Elles rendent leur résultats dans ce même bloc
• Principales fonctions:
– 00h Initialisation du driver
– 03h Lecture directe
– 04h Lecture
– ...

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 160

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Les Bus

• Liens de communications entre l’Unité centrale et

l’extérieur
• Trois types d’informations sont véhiculées par le bus
– les données: mémoire <-> UC
» instructions ou données
» 8, 16, 32, 64 bits
» bidirectionnel
– les adresses
» 20 lignes d’adresse
» adresse instruction à charger dans registre d’instruction
» donnée à charger dans un registre ou sur une entrée de
l’UAL
– Les commandes
» véhicule les microcommandes générées par le séquenceur
M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 161

Différents types de bus

• Synchrone
– ligne d’horloge (fréquence de 5 à 50 Mhz)
– période d’horloge = cycle du bus
– période constante
– Problème de l’hétérogénéité des vitesse des circuit : on se base
sur le circuit le plus lent
• Asynchrone
– pas d’horloge
– cycle variable
– adapté aux circuits hétérogènes.
– le déclenchement des actions sur le bus se fait par des signaux
de synchronisation.
– maître /esclave qui se synchronisent.
• Bus synchrone le plus utilisé

M.-A. Peraldi-Frati- IUT de Nice Dép. Informatique 162

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Les Bus

• Principaux type de bus

– Bus PC, PC/AT largement orienté INTEL
– Bus VME : hautes performances, usage industriel
• Bus PC/AT
– Bus synchrone : cycle de bus de 70ns => bande passante de 1,2Mo /s
– A donné lieu au standard EISA qui correspond à une extension vers un
32 bits
• Bus VME
– Versa Module Eurocard
– Bus asynchrone (pas d’horloge)
– Description fonctionnelle complète pour augmenter l’interopérabilité
– Fiabilité augmentée par connecteur et Racks blindés
– Lignes indépendantes (données, adresse, interruption et commande)

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