TP2 Quartus- Synthèse et implémentation sur FPGA

Description du système exploité

Le schéma de principe du système exploité par la maquette est donné par la figure suivante :

Figure 1 : Schéma de principe de la carte FPGA ( Altera Cyclone IV – EP4CE22F17C6N)

La carte FPGA est connectée à un ordinateur hôte à l'aide d'un blaster USB intégré. Les entrées
sorties de matérielles utilisées dans la maquette sont configurées comme suit :

Description FPGA PIN

LED-Rouge GPIO-17-(PIN_T11)
LED-Jaune GPIO-15-(PIN_T12)
LED-Verte GPIO-13-(PIN_T13)
Interrupteur D0 GPIO-030-(PIN_A12)
Interrupteur D1 GPIO-028-(PIN_C11)
Interrupteur D2 GPIO-026-(PIN_E11)
Interrupteur D3 GPIO-024-(PIN_C9)

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 Figure 2 : Schéma de principe de la maquette de mise en œuvre de la carte FPGA

L’interrupteur D7 est utilisé pour allumer une lampe d’éclairage de la maquette :

 Si D7 = 1, la lampe est éteinte

 Si D7 = 0, la lampe est allumée

Figure 3 : Schéma réelle de la maquette

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 Utilisation de la maquette en ligne

Etape 1 :
Accès au Lien url de la plateforme :
[Link]

User Name : student04,

Password : Isefc@04
Etape 2 :
(S’assurer que le poste est disponible (Available))

Etape 3 :
Cliquer sur Make My Reservation ( pour réserver le poste)

Etape 4 :
Cliquer sur Connect To Remote Lab

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Un fichier rdp sera téléchargé automatiquement

Etape 5 :
Ouvrir le fichier téléchargé et saisir le même mot de passe identique à l’étape 1 et valider par un
appui sur OK.

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Après connexion, le bureau du poste connecté à la maquette sera à votre disposition.

Une fois connecté au poste distant, réalisez le travail demandé suivant :

1- A partir de la barre des tâches, Ouvrir l’application caméra pour visualiser la maquette:

2- A partir du bureau du PC distant, Lancer le fichier Waveforms 2015 (TP-FPGA).

3- Organiser les deux fenêtres (Caméra et Waveforms) comme suit :

4- Si la vue caméra est un peu sombre, vous pouvez allumer une lampe ( en mettant D7 = 0)

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 5- Ouvrir le logiciel Quartus (raccourci sur le bureau) :

6- Avec le logiciel Quartus, utiliser le fichier test_add.vhd pour implémenter l’additionneur

complet sur la carte FPGA EP4CE22F17C6 :

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
--Entity
ENTITY TESTADD IS
PORT (A, B, Cin : IN std_logic;
S, Cout : OUT std_logic);
END TESTADD;
--Architecture
ARCHITECTURE behavior OF TESTADD IS
BEGIN
S <= A XOR B XOR Cin;
Cout <= (A AND B) OR (A AND Cin) OR (B AND Cin);
END behavior;

Suivez les étapes de programmation ; création du projet, écriture du programme, sauvegarde,

assignation des entrées/sorties, Compilation, téléchargement du programme) :

a) Créer un projet nommé Additionneur

b) Taper le code ci-dessus dans un fichier VHDL
c) Compiler le programme
d) Assigner les entrées / sorties

Lors de l’étape d’assignation des broches (Assign Package Pins), connecter les ports de
l’additionneur complet aux broches de la carte de développement FPGA comme suit:

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 • Les entrées « A », « B » et « Cin » aux interrupteurs Pin_C9, Pin_E11 et Pin_C11
respectivement.
• Les sorties « S » et « Cout » aux Leds Pin_T12 et Pin_T11.

e) Télécharger le programme

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 7- Vérification du programme :

Après téléchargement du programme :

a- Organiser les deux fenêtres (Caméra et Waveforms) comme suit :

b- Remplir la table de vérité suivante :

A = D0 B = D1 C = D2 S = LED Verte R = LED Jaune

A la fin du TP, vous devez :

1) Fermer toutes les applications ouvertes sur le poste de travail (vue caméra, Waveforms
et quartus).
2) Se déconnecter du poste distant (allez au menu Démarrer/utilisateur/Se déconnecter).

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3) Se déconnecter de l’interface du serveur : Mettre Log OFF ( pour libérer le poste)