Transistor MOS comme interrupteur

• le MOSFET est un interrupteur de courant quasi-idéal (la

commande sur la grille ne consomme pas de courant !)

ID

VT

off on

VGS

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Soit le circuit suivant, où la tension de drain est initialement

égale à VDD :
ID
VDD

D
VDD 0
G C
VDS
0 Hypothèse:
t VGS S Capa.initialement
chargée à VDD

t = 0 Æ VGS=0 < VT Æ le TMOS est bloqué (ID=0)

t > 0 Æ VGS=VDD Æ Saturation Æ courant : I D = (β / 2 )(VDD − VT )2
Après commutation : VGS=VDD, ID=0, VDS=0
donc, le ‘1’ à l’entrée impose le ‘0’ à la sortie Æ switch
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Représentation de la commutation en diagramme IDS-VDS :
les flèches indiquent l ’évolution temporelle du point de fonctionnement du
transistor MOS (IDS, VDS) durant la commutation

IDS
1/pente = résistance moyenne du TMOS
durant la commutation (transition) : Rn

C VDS
A
VDD=5V
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MODELE ‘digital’ du TMOS :

D
Grille
Drain G

VGS Rn Résistance moyenne S

du transistor MOS :
VDD
Rn =
(β / 2)(VDD − VT )
Source 2

Modèle - Interrupteur commandé

par la valeur de VGS :
•FERME pour VGS > VDD/2
•OUVERT pour VGS < VDD/2
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2
 Effets capacitifs
• effet de la capacité de l’oxyde, Cox
Grille Drain

Cin=(3/2)Cox
Rn Cout=Cox

Source
Conséquence :
Constante de temps associée à la commutation du TMOS
(circuit équivalent RC, avec C=Cout) :
2V vin
τ = R n C ox = DD
C 'ox ZL
β(VGS − VT ) vout
2

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‘Delay-Time’: tPLH, tPHL, ‘Transition-Time’: tLH, tHL

Vin ‘H’=HIGH, ‘L’=LOW

90%
50%
10%

tr tf
Vout tPLH tPHL
VOH

VOL
tLH tHL

t PHL , t PLH ≈ R n ,p C tot t HL , t LH ≈ 2R n ,p C tot

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3
 CIRCUITS MOS LOGIQUES
Inverseur CMOS
(Complementary M O S : 1TMOS canal n et 1 TMOS canal p) :
• bloc de base pour la conception des circuits digitaux (numériques)
• réalise la ‘négation’ logique :

A→A
A 0 1 ‘0’ Æ 0V
A 1 0 ‘1’ Æ 5V

IN = 0, 1 OUT = 1, 0

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L’inverseur CMOS : schéma et symbole logique

VDD=5V VDD

M2 A A
A A OUT
IN

M1 ou simplement :

A A

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4
COMMENT MARCHE UN INVERSEUR CMOS ?

Régime statique (DC) T2 on T2 on T2 off

T1 off T1 on T1 on

VDD=5V Vout 1 2 3
VSG2
VOH A
T2

Vin Vout

T1 B
VOL
VGS1 VIL VIH Vin
pente = -1
Zone d’incertitude
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Point de commutation (basculement) d’un inverseur CMOS

(‘switching point’)

T2 on T2 on I Dn = I Dp
T2 off
(β n / 2)(VSP − VTn ) = (β p / 2)(VDD − VSP − VTp )
2 2
T1 off T1 on T1 on

Vout 1 2 3
pente = +1
VOH
(β n / β p ) VTn + VDD − VTp
C VSP =
1 + (β n / β p )
VSP
Voir : exercice
Estimer βn et βp pour que
VOL
Vin VSP=2.5V (VDD=5V).
VSP
Remarque : Si L1 = L2, pour que : VSP =2.5V Æ Z2 = 3 Z1
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(Z = largeur du TMOS)

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 Représentation qualitative/intuitive du comportement
dynamique d’un inverseur CMOS :

Vin H

100pF
t PHL t PLH
L L

Vout H H

L
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Puissance dynamique dissipée

f=1/T
C

Q Ctot VDD C tot

I= =
T T Réduire la puissance moyenne
2 (ou la maintenir constante
C tot VDD pour f Ê) implique :
P = VDD I = = C tot VDD
2
f
T • VDD Ì
où f = ‘clock frequency’ • Ctot Ì
(fréquence d’horloge)
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 Autres configurations d’inverseurs :
‘NMOS’ ‘P-channel Load’

VDD VDD VDD

Out
Out Out
In In In

(a) (b)
Désavantages :
• la sortie ‘out’ n’atteint jamais le niveau logique absolu
• puissance dissipée plus importante par
SysCom 2004/2005, rapport au CMOS (en régime DC)
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Portes logiques statiques (‘Static logic gates’)

(1) NAND Portes ‘STATIQUES’ veut dire :
VDD • OUT = fonction logique (IN)
• OUT disponible qq. soit t

Symbole :
4 3 out = AB
A
AB
B
A
2 Remarque* :
B • 2 P-MOSFET : en parallèle
Æ 1 P-MOSFET éqv. : Zeq = Z 3 + Z4 = 2Z
1 • 2 N-MOSFET : en série
Æ 1 N-MOSFET éqv. : Leq = L1 + L2 = 2L
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 Si on court-circuite A et B, on obtient un inverseur
NAND CMOS, et, avec la remarque*, on déduit que les
dimensions desTMOS équivalents de cet inverseur
A sont :
AB PMOSFET équivalent : L, 2Z
B NMOSFET équivalent : 2L, Z

β neq ( Z / 2L) μ n C 'ox 1 β n

Table logique NAND : = =
β peq (2 Z / L) μ p C 'ox 4 β p
A B AB AB où βn et βp sont les paramètres des transistors
MOS n et p.
0 0 0 1
La tension de basculement (commutation)
0 1 0 1 équivalente est :

1 0 0 1 (β n / 4β p ) VTn + VDD − VTp

VSPeq =
1 + (β n / 4β p )
1 1 1 0

A AA = A
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(2) NOR : Symbole :

A A
A+B

B B
Table logique NOR :
A+B
A B A+B A+B
0 0 0 1
0 1 1 0
1 0 1 0
1 1 1 0
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(3) Portes logiques complexes : implémentation en CMOS
Remarque : toute fonction de type AND-OR-INVERT (AOI)
peut être implémentée en CMOS
Les blocs de base à utiliser sont les suivants :

VDD
VDD
A+ B + C
A A.B.C A

B NAND B NOR
A B C A B C
C C A+ B + C
ABC

(a) (b) (c) (d)

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