Master1: Electronique des systèmes embarqués UEM1.
1 : TP FPGA et VHDL
TP6 : De la conception graphique à la programmation des CPLD et FPGA
I. Objectif
MAX + PLUS II peut être utilisé pour la création d’une conception physique sur le CPLD et FPGA.
II. Présentation de la carte de développement SN-PLDE2 et la carte d’expérimentation SN-
PLDE3A
La carte de développement (SN-PLDE2 Development Board) de la firme ALTERA, construite autour d’un
FPGA type EPF8282ALC84-4, permet de nombreuses applications, grâce aux circuits annexes implantés
(leds, afficheurs, clavier, générateur d’impulsion, etc…) :
Switches logiques : section d’entrée
5*7 dot Led : section d’affichage Selection
Leds rouges : section d’affichage
LCD 2021 : section d’affichage
ALTERA FPGA
EPF8282LC84-4
Afficheur 16 segments : section Afficheurs sept segments : section
d’affichage d’affichage
Clavier et boutons poussoirs Générateur d’impulsions
FPGA de la firme ALTERA de la famille FLEX8000 de type EPF8282ALC84-4 est formé de 84 pins.
FPGA de la firme ALTERA de type EPF8282ALC84-4
1 TP6 : De la conception graphique à la programmation des CPLD et FPGA F.H
La carte de développement SN-PLDE2 contient SRAM FPGA de la firme ALTERA de type
EPF8282ALC84-4, un microcontrôleurAT89C2051 et les circuits de configuration 24LC64,
Carte de développement SN-PLDE2
La carte d’expérimentation SN-PLDE3A contient les circuits d’entrée sortie
2 TP6 : De la conception graphique à la programmation des CPLD et FPGA F.H
Carte de d’expérimentation SN-PLDE3A
3 TP6 : De la conception graphique à la programmation des CPLD et FPGA F.H
III. Configuration de MAX+PLUS II et programmation du FPGA
III.1. Manipulation 1
1. Assignation du composant et compilation temporelle
a. Lancer le fichier déjà crée comp1bit.gdf
b. Cliquer sur Assign menu puis device et choisir FLEX 8000 dans la fenêtre device family et device
EPF8282ALC84-4.
c. Cliquer sur Assign menu puis Global Project Device Options, choisir Passive Serial in the
Configuration Scheme et décocher toutes les cases dans Reserve et Tri-State.
d. Cliquer sur Assign menu puis Global Project Logic Synthesis et choisir FAST pour Global Project
Synthesis Style et cocher sur Automatic Open-Drain Pins.
e. Sauvegarder les changements et compiler comp1bit en validant l’option Processing/timing SNF
Extractor.
2. Affectation des entrées-sorties aux broches du circuit
a. Lancer Floorplan Editor du menu Max+plusII.
b. Choisir la commande Device view du menu layout.
c. Glisser et déplacer les entrées et sorties du champ Unassigned Nodes &Pins vers les pins du FPGA.
d. Affecter les entrées sorties aux broches du circuit comme suit :
Nom de la broche Numéro de la broche
A 1 Switch P01
B 2 Switch P02
fe 40 led P40
fi 41 led P41
fs 42 led P42
Les entrées sont des switches et les sorties sont des leds.
Switches logiques et FPGA pins
4 TP6 : De la conception graphique à la programmation des CPLD et FPGA F.H
Leds et FPGA pins
3. Chargement des données de configuration
a. Connecter la carte de développement SN-PLDE2 avec le pc en utilisant le câble RS-232.
b. Mettre sous tension le système de développement, la led d’indication s’allume.
c. Lancer le programme manager DNLD82.
d. Choisir from the files comp1bit, la longueur du fichier est affichée.
e. Cliquer sur config du coté droit de la fenêtre du manager, l’information du chargement est affichée.
f. Cliquer sur ok pour finir le chargement.
4. Test du design sur FPGA
a. En utilisant les switches logiques, faire entrer les états des entrées.
b. Observer les états de sortie à partir des leds.
III.2. Manipulation 2
1. Assignation du composant et compilation temporelle
a. lancer le fichier déjà crée décodeur7segment.gdf
b. Refaire les mêmes étapes que précédemment.
2. Affectation des entrées-sorties aux broches du circuit
a. Affecter les entrées sorties aux broches du circuit comme suit :
Nom de la broche Numéro de la broche Nom de la broche Numéro de la broche
A 1 OB 23
B 2 OC 24
C 3 OD 25
D 4 OE 27
OA 22 OF 28
OG 29
Les entrées sont des switches et les sorties sont les sept segments de l’afficheur.
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Afficheur sept segment
Afficheurs sept segments et FPGA pins
3. Test du design sur FPGA
a. En utilisant les switches logiques, faire entrer les états des entrées.
b. Observer les états de sortie à partir de l’afficheur sept segments DP2.
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III.3. Manipulation 3
1. Assignation du composant et compilation temporelle
a. lancer le fichier déjà crée compteur.gdf
b. Refaire les mêmes étapes que précédemment.
2. Affectation des entrées-sorties aux broches du circuit
a. Affecter les entrées sorties aux broches du circuit comme suit :
Nom de la broche Numéro de la broche Nom de la broche Numéro de la broche
clk 81 Q2 57
Q0 55 Q3 58
Q1 56
L’entrée clk est une impulsion du générateur d’impulsion et les sorties sont des leds.
Générateur d’impulsions et FPGA pins
3. Test du design sur FPGA
a. En appuyant sur le switch SWP1 du générateur d’impulsions, cela fait entrer le front montant du clk .
b. Observer les états de sortie à partir des leds.
III.4. Manipulation 4
1. Assignation du composant et compilation temporelle
a. lancer le fichier déjà crée compteurdécodeur7segment.gdf
b. Refaire les mêmes étapes que précédemment.
2. Affectation des entrées-sorties aux broches du circuit
a. Affecter les entrées sorties aux broches du circuit comme suit :
Nom de la broche Numéro de la broche Nom de la broche Numéro de la broche
clk 81 OD 25
OA 22 OE 27
OB 23 OF 28
OC 24 OG 29
3. Test du design sur FPGA
a. En appuyant sur le switch SWP1 du générateur d’impulsions, cela fait entrer le front montant du clk .
b. Observer les états de sortie à partir de l’afficheur sept segment DP1.
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