Figure : structure FPGA

3 3
2 2
LUT 3E-1 LUT 3E-1
1
0 000 Bloc 1 1
0 000 Bloc2 Pin 5
001 001
3 3
2 010 2 010
1 011 1 1 011 1
0 0 0 0
100 100
3 101 3 101
2 110 Bascule 1 2 110 Bascule
1 1 1 1
0 111 D 0 0 0 111 D 0
Pin 6
3 3
2 LUT 3E-2 2 LUT 3E-2
1 000 1 000
0 0
001 001
3 010 3 010
2 1 2 1
011 1 011
1 0 1 0 Pin 7
0 100 0 0 100
101 101
3 110 3 110
2 2
1 111 1 111
0 0

Pin 8
(Pin 4
Pin 3
Pin 2
Pin 1
Pin 9

3 3
2 2
LUT 3E-1 LUT 3E-1
1
0 000 Bloc 3 1
0 000
Bloc 4
001 001
3 3
2 010 2 010
1 011 1 1 011 1
0 0 0 0
100 100
3 101 3 101
2 110 Bascule 2 110 Bascule
1 1 1 1 1 Pin 10
0 111 D 0 0 0 111 D
0
3 3
2 LUT 3E-2 2 LUT 3E-2
1 000 1 000
0 0
001 001
3 010 3 010
2 1 1
011 1 2 011
1 0 1 0
0 100 0 0 100 Pin 11
101 101
3 110 3 110
2 2
1 111 1 111
0 0

Pin 12
 ANNEXE - TD : FPGA & Bitsream

3
Mux1

Mux1
2
LUT 1
000 Dmux1

1
001

Mux2

0
010

Mux2
0 1
011

3
100 Dmux1

2
101

Mux3

0 1
110 Bascule

Mux3
1
111

1
0
Mux4
0
LUT 2

Mux4
000
001 Mux1
010

Mux5
1

011

Mux5
100

0 1
0

101

Mux6
110
Dmux2

Mux6
111
Dmux2

Figure 2 : Structure des matrices Figure 3 : Structure des matrices

Figure 1 : Structure d’un bloc logique 1 et 3 d’interconnexion d’interconnexions 2 et 4
 Figure 4 : Structure de flux binaire « Bitstream » permettant la configuration du circuit FPGA

Bits de config de la matrice d’interconnexion 1 Bits de configuration du Bloc 1

Mux1 Mux2 Mux3 Mux4 Mux5 Mux6 LUT1 (8 bits) LUT2 ( 8 bits) Dmx 1 Dmx 2 Mux 1

Bits de config de la matrice d’interconnexion 2 Bits de configuration du Bloc 2

Dmx 1 Dmx 2 Mux1 Mux2 Mux3 Mux4 Mux5 Mux6 LUT1 (8 bits) LUT2 (8bits) Dmx1 Dmx2 Mux1

Bits de config de la matrice d’interconnexion 3 Bits de configuration du Bloc 3

Mux1 Mux2 Mux3 Mux4 Mux5 Mux6 LUT1 (8 bits) LUT2 ( 8 bits) Dmx 1 Dmx 2 Mux 1

Bits de config de la matrice d’interconnexion 4 Bits de configuration du Bloc 4

Dmx 1 Dmx 2 Mux1 Mux2 Mux3 Mux4 Mux5 Mux6 LUT1 (8 bits) LUT2 (8bits) Dmx1 Dmx2 Mux1