الجمهورية الجزائرية الديمقراطية الشعبية
République Algérienne Démocratique et Populaire
Ministère de l’Enseignement وزارة التعليم العالي والبحث العلمي
Supérieur et de la Recherche
Scientifique جامعة الدكتور يحي فارس بالمدية
Université Dr. Yahia Farés de Médéa كلية التكنولوجيا
Faculté de Technologie قسم الهندسة الميكانيكية
Département de Génie mécanique
Master : Mécatroique
Prof responsable : Elaoua ABRAR
EFS Module :SystèmesEmbarquées
exercice 01 (FPGA ) Vrai ou Faux :
1. Les circuits FPGA sont programmés uniquement en utilisant des langages de
description de haut niveau tels que VHDL ou Verilog
2. Les circuits FPGA peuvent être utilisés pour remplacer les circuits intégrés
3. Les circuits FPGA ne peuvent pas être reprogrammés après avoir été configurés
4. Les circuits FPGA sont plus chers que les circuits intégrés
5. Les circuits FPGA ne peuvent pas être utilisés pour des applications temps réel
6. Les circuits FPGA ne peuvent pas être utilisés pour des applications de traitement
parallèle
7. Les circuits FPGA ne peuvent pas être utilisés pour des applications de traitement de
signal
8. Les circuits FPGA sont utilisés pour la conception de circuits personnalisés
9. Les circuits FPGA ont une densité de logique plus faible que les circuits ASIC
10. Les circuits FPGA ont une consommation d'énergie plus élevée que les circuits
intégrés
Exercice 02 (VHDL) :
Ecrivez un code VHDL pour un circuit qui prend en entrée un signal "data" de type
std_logic_vector (7 downto 0) et un signal "threshold" de type std_logic_vector (7 downto 0)
et renvoie un signal "result" de type std_logic_vector (7 downto 0) qui est égal à 1 pour
chaque bit de "data" qui est supérieur ou égal à la valeur de son correspondant dans
"threshold", sinon il est égal à 0.
Exercice 03 (Systèmes Temps Réel)
Soit le système de tâches suivant:
Ti Ci Pi
T1 2 5
T2 4 10
T3 3 20
[Link] l’intervalle d'étude.
2. quel ordre de priorité ?
3. est-ce ordonnançable par RM ?
Bon courage
Exercice : (06 points)
Ecrivez un code VHDL pour un circuit qui prend en entrée un signal "data" de type
std_logic_vector (7 downto 0) et un signal "threshold" de type std_logic_vector (7 downto 0)
et renvoie un signal "result" de type std_logic_vector (7 downto 0) qui est égal à 1 pour
chaque bit de "data" qui est supérieur ou égal à la valeur de son correspondant dans
"threshold", sinon il est égal à 0.
Solution :
library IEEE; (0.5 pt)
use IEEE.STD_LOGIC_1164.ALL; (0.5 pt)
entity threshold_compare is (2 pt)
Port ( data : in STD_LOGIC_VECTOR (7 downto 0);
threshold : in STD_LOGIC_VECTOR (7 downto 0);
result : out STD_LOGIC_VECTOR (7 downto 0));
end threshold_compare;
architecture Behavioral of threshold_compare is (3 pt)
begin
process(data, threshold)
begin
for i in 0 to 7 loop
if data(i) >= threshold(i) then
result(i) <= '1';
else
result(i) <= '0';
end if;
end loop;
end process;
end Behavioral;
exercice Vrai ou Faux sur les circuits FPGA : (10 points)
Solution
1. Les circuits FPGA sont programmés uniquement en utilisant des langages de
description de haut niveau tels que VHDL ou Verilog (VRAI)
2. Les circuits FPGA peuvent être utilisés pour remplacer les circuits intégrés (VRAI)
3. Les circuits FPGA ne peuvent pas être reprogrammés après avoir été configurés
(FAUX)
4. Les circuits FPGA sont plus chers que les circuits intégrés (FAUX)
5. Les circuits FPGA ne peuvent pas être utilisés pour des applications temps réel (FAUX)
6. Les circuits FPGA ne peuvent pas être utilisés pour des applications de traitement
parallèle (FAUX)
7. Les circuits FPGA ne peuvent pas être utilisés pour des applications de traitement de
signal (FAUX)
8. Les circuits FPGA sont utilisés pour la conception de circuits personnalisés (VRAI)
9. Les circuits FPGA ont une densité de logique plus faible que les circuits ASIC (FAUX)
10. Les circuits FPGA ont une consommation d'énergie plus élevée que les circuits
intégrés (FAUX)
Exercice 01 (Systèmes Temps Réel) (04 pts )
Soit le système de tâches suivant:
Ti Ci Pi
T1 2 5
T2 4 10
T3 3 20
1. l’intervalle d'étude. PPCM(T1,T2,T3) PPCM(5 ,10,20) =20 (0.5 pt)
2. ordre de priorité T1<T2<T3 T1 plus priorité de T2 et T2 plus priorit é de T3 (0.5pt)
3. est-ce ordonnançable par RM ? (3 pt)
