SMP: Sample bit
Mode I²C (maître ou esclave)
1 - Contrôle de la vitesse de balayage désactivé pour le mode de vitesse standard (100 kHz).
0 - Contrôle de la vitesse de balayage activé pour le mode haute vitesse (400 kHz).
CKE - Le bit de sélection du front d'horloge
In I2 C Master or Slave mode :
1 = Input levels conform to SMBus spec
0 = Input levels conform to I2C specs
D/A: Data/Address bit Mode I2C seulement.
1 - Indique que le dernier octet reçu ou transmis était une donnée.
0 - Indique que le dernier octet reçu ou transmis était une adresse
P - Stop bit mode I²C seulement
1 - STOP bit détecté
0 - STOP bit not détecté
S - Start bit mode I²C mode seulement.
1- START bit detecté.
0 - START bit non detecté.
R/W - Read Write bit est utilisé uniquement en mode I 2 C.
Ce bit contient les informations de bit R/W suivant la dernière correspondance d'adresse. Ce bit n'est
valide qu'à partir de la correspondance d'adresse jusqu'au prochain bit Start, Stop bit ou not ACK bit.
En mode esclave I²C
1 - Données lues.
0 - Ecriture de données.
En mode maître I²C
1 - La transmission est en cours.
0 - La transmission n'est pas en cours.
UA - Update Address bit est utilisé uniquement en mode I2C 10 bits.
1 - Le registre SSPADD doit être mis à jour.
0 - L'adresse dans le registre SSPADD est correcte et n'a pas besoin d'être mise à jour.
BF Buffer Full Status bit
Pendant la réception des données (en modes SPI et I²C)
1 - Réception terminée. Le registre SSPBUF est plein.
0 - La réception n'est pas terminée. Le registre SSPBUF est vide.
Pendant la transmission des données (en mode I²C uniquement)
1 - Transmission de données en cours (n'inclut pas les bits ACK et STOP).
0 - Transmission des données terminée (n'inclut pas les bits ACK et STOP).
Bit de détection de collision d'écriture WCOL
• 1 - Collision détectée. Une écriture dans le registre SSPBUF a été tentée alors que les
conditions I²C n'étaient pas valides pour qu'une transmission démarre
• 0 - Aucune collision.
Bit indicateur de débordement de réception SSPOV
• 1 - Un nouvel octet est reçu alors que le registre SSPSR contient toujours les données
précédentes.
• 0 - Les données série sont correctement reçues.
SSPEN - Le bit d'activation du port série synchrone En mode SPI
• 1 - Active le module MSSP et configure les broches SCK, SDO, SDI et SS comme source des
broches du port série ;
• 0 - Désactive le module MSSP et configure ces broches comme broches de port d'E/S.
En mode I²C
• 1 - Active le module MSSP et configure les broches SDA et SCL comme source des
broches du port série ; et
• 0 - Désactive le module MSSP et configure ces broches comme broches de port d'E/S.
CKP - Le bit de sélection de polarité d'horloge n'est pas utilisé en mode maître I²C. En
mode SPI
• 1 - L'état d'inactivité de l'horloge est à un niveau haut ; et
• 0 - L'état inactif de l'horloge est à un niveau bas.
En mode esclave I²C
• 1 - Active l'horloge ; et
• 0 - Maintient l'horloge basse. Utilisé pour fournir plus de temps pour la stabilisation des
données.
SSPM3-SSPM0 - Bits de sélection du mode de port série synchrone.
SSPM3 SSPM2 SSPM1 SSPM0 MODE
0 1 1 0 Mode esclave I²C, adresse 7 bits utilisée
0 1 1 1 Mode esclave I²C, adresse 10 bits utilisée
1 0 0 0 Mode maître I²C, horloge = Fosc / [4(SSPAD+1)]
1 0 0 1 Masque utilisé en mode esclave I²C
1 0 1 1 Mode maître contrôlé I²C
Mode esclave I²C, adresse 7 bits utilisée, les bits START et STOP
1 1 1 0
permettent l'interruption
Mode esclave I²C, adresse 10 bits utilisée, les bits START et STOP
1 1 1 1
permettent l'interruption
GCEN - Bit d'activation d'appel général En mode esclave I²C uniquement
• 1 - Active l'interruption lorsqu'une adresse d'appel générale (0000h) est reçue dans le
SSPSR ; et
• 0 - Adresse d'appel générale désactivée.
ACKSTAT - Bit d'état d'acquittement En mode de transmission maître I²C uniquement
• 1 - L'accusé de réception n'a pas été reçu de l'esclave ; et
• 0 - L'accusé de réception a été reçu de l'esclave.
ACKDT - Bit de données d'acquittement En mode de réception maître I²C uniquement
• 1 - Ne pas accuser réception ; et
• 0 - Reconnaître.
ACKEN - Bit d'activation de la condition d'acquittement En mode de réception maître I²C
• 1 - Lancer la condition d'accusé de réception sur les broches SDA et SCL et transmettre le bit
de données ACKDT. Il est automatiquement effacé par le matériel ; et
• 0 - La condition d'acquittement n'est pas déclenchée.
RCEN - Bit d'activation de réception En mode maître I²C uniquement
• 1 - Active la réception de données en mode I²C ; et
• 0 - Réception désactivée.
PEN - Condition STOP Bit d'activation En mode maître I²C uniquement
• 1 - Initie la condition STOP sur les broches SDA et SCL. Ensuite, ce bit est automatiquement
effacé par le matériel ; et
• 0 - La condition STOP n'est pas initialisée.
RSEN - Bit de condition de démarrage répété activé En mode maître I²C uniquement
• 1 - Initie la condition START sur les broches SDA et SCL. Ensuite, ce bit est automatiquement
effacé par le matériel ; et
• 0 - La condition START répétée n'est pas initialisée.
SEN - START Condition Enabled/Stretch Enabled bit En mode maître I²C uniquement
• 1 - Initier la condition START sur les broches SDA et SCL. Ensuite, ce bit est automatiquement
effacé par le matériel ; et
• 0 - La condition START n'est pas initialisée.
