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TD 1 Fpga

Ce document décrit la conception en VHDL d'un additionneur 1 bit et d'un additionneur complet 1 bit, ainsi que d'un circuit combinatoire générique. Il présente les étapes de définition de la table de vérité, de l'entité VHDL, et des architectures comportementale et structurelle.

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Ce document décrit la conception en VHDL d'un additionneur 1 bit et d'un additionneur complet 1 bit, ainsi que d'un circuit combinatoire générique. Il présente les étapes de définition de la table de vérité, de l'entité VHDL, et des architectures comportementale et structurelle.

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M1 ST/ESE TD4 FPGA

EX 1 :

A) Soit à décrire en VHDL un additionneur 1 bit schématisé par le bloc suivant :

A et B sont les entrées binaires.

S : résultat de l’addition

C : bit de retenue (carry)

1) Etablir la table de vérité de l’additionneur 1 bit.


2) Décrire en VHDL, l’entité de l’additionneur qu’on appellera add1.
3) Décrire en VHDL, l’architecture flot de données de l’entité add1 avec portes logiques.
4) Décrire en VHDL, l’architecture structurelle de l’entité add1.
B) L’additionneur précédent est appelé un demi-additionneur.
1) Pourquoi ?
2) Montrer comment peut-on construire un additionneur complet à 1 bit en utilisant
un/des demi-additionneur(s).
3) Décrire en VHDL, l’entité et l’architecture structurelle de l’additionneur complet.

EX 2 :
Décrire en VHDL le circuit combinatoire suivant avec une architecture structurelle tout en
décrivant les différents composants avec des architectures comportementales.

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