110100 1100101 1101101 1100101 1010011 1010100 CECT EC SCRE EC COCO UT) LOGIQUE COMBINATOIRE |- Les circuits intégrés combinatoires 4- Additionneur: ts Binaire. ~= BCD. 2- Comparateur 3- Multiplexeur/démultiplexeur Il- Unité Arithmétique et Logique (U.A.L) 1- Fonction 2- Architecture 3- Applications CO DU PROGRAMME @ OS A,, - Mettre en ceuvre un circuit intégré combinatoire. 2 OS A,, - Réaliser des applications a base d’U.A.L. ~ pf ae ed re aed fs} w a4 Sa > G F110100 1100101 1101101 1100101 1010011 1010100 cE 01161060 1100101 1161101 1100101 1010011 1010160 ALES UNNI Locique ComBiNaTOIRE LES CIRCUITS INTEGRES COMBINATOIRES A. MISE EN SITUATION Larareté des éspaces disponibles en milieu urbain, conjuguée a une augmentation croissante du nombre de véhicules en circulation ont fait des systé mes de gestion de parkings, des outils familiers du paysage urbain. Ces parkings peuvent étre publics ou privés et par conséquent payants, a accés par abonnement ou gratuits. |- Présentation: ‘Systeme d’étude: contréleur d’accés de parking Le parking objet de cette mise en situation et du type privé dont 'accés est autorisé ou refusé en fonction des droits de 'usager et du nombre de places disponibles. Ainsi, lorsqu'une personne arrive en voiture et présente son badge 4 entrée du parking, si ses droits ne ly autorisent pas ou si le nombre maximal de places affectées a sa catégorie est atteint, I'accés Iui sera refusé et il sera redirigé vers la sortie par le biais de balises. Ce type de fonction est utile quand plusieurs sociétés se partagent le méme parking ou lorsqu'une méme société gare ses places de parking en les affectant & des services distincts et identifiés. L'agent ’exploitation peut visualiser en temps réel le nombre de places disponibles et dispatcher manuellement le nombre de places restantes pour chaque groupe de personnes. NB : Certains parkings peuvent aller plus loin dans la qualité des services offerts aux clients en définissant par exemple les zones autorisées et en y affectant des plages horaires d'accés. IIs peuvent ainsi gérer les flux de personnel en toute sécurité. 9110100 1100101 1101101 1100101 1010011 1010100 fr a ih =) CFEC SC EC CREE eC REEL Cet eee eC) TENN AWN IINnNnniNs ZL Locique ComBInaToIRE ll- Fonctionnement Ce systéme permet, a partir des informations contenues dans le badge, de consulter la base de données des abonnés afin de vérifier les droits affectés a cet identifiant: date de début et de fin de validité, zones autorisées, dates et heures d'accés, etc. En fonction de ces droits et du nombre de places disponibles, le systéme autorise ou non I'accés au parking et déclenche ou non l'ouverture de la barriére. il- Contraintes im rl hier hi xs Le contrdle de I'accés au parking est 4 effectuer par une signalisation bicolore conforme a la réglementation du code de la route: feu vert accés autorisé et feu rouge accés interdit. xs II doit y avoir la possibilité de modifier le nombre de places utilisables (N,) qui est au maximum de 99 places. ys V’agent d’exploitation peut visualiser a travers un affichage lumineux le nombre de places occupées. II peut aussi initialiser le nombre de véhicules présents dans le parking selon la réservation de chaque groupe. x= Le systéme compare le nombre de véhicules garés (N,) au nombre de places du parking (Nj), si ces deux demiers sont égaux, le feu passera au rouge et la barriére ne s'ouvrira plus pour interdire l'entrée d’éventuelles voitures. xs II doit y avoir la possibilité d’afficher le nombre de places libres (Na=N,-N,) ou linformation «Parking complet» visible de l'extérieur. AUTOMATIQUE En plus, d'autres options telles que la mise en marche continue du feu rouge et la fermeture de la barriére méme si le nombre maximum de véhicules n’est pas atteint, permettant ainsi d'interdire temporairement l'accés pour cause de travaux, d’accident ou autres. Iv- Schéma fonctionnel Ny [Visualisation] Ny Wore de vehicules) ey 7 Ny FP4| ) Detection [on] Comptage “omparaison yy, R eet ize nes [Signalisation Farrage” sel] |Nv v sol ‘Soustraction FPS Feu ven) Initialsation| | LI ie Vv Ne New New Vel = Affichage |_T + Alimentation lend FP 10] Int} Prints | Ta FPO information Ve est obtenue a partir de deux roues codeuses. Fig. 2 10110100 1100101 1101101 1100101 1010011 1010100 CECT RRUL COMER SEL SEES CPO SEM CCTY) LIWNNNNWWNWUIUIUeisnr Locique ComBiNaTOIRE Remarque: Le schéma structurel du systéme est donné a la fin du manuel d’activités. Lesenve *s ev: entré d'un véhicule (ev=1); x3. sv: sortie dun véhicule (sv=1); x= Up: impulsion au niveau logique bas lorsqu'un véhicule entre dans le parking; x3 Dn: impulsion au niveau logique bas lorsqu’un véhicule sort du parking; 2 Nyp: Mot de 8 bits codé en BCD représentant le nombre de véhicules présents dans le parking (utilisé pour la mise en fonctionnement ou la correction danomalie); x= Ny: Mot de 8 bits codé en BCD représentant le nombre de véhicules garés; yx Npt Mot de 8 bits codé en BCD représentant le nombre de places du parking; = Neu: Mot de 8 bits codé en BCD représentant le nombre de places libres; ss INT: Information logique permettant 'interdiction d'accés au parking en cas de travaux, etc...; xs. Vet Nombre de voitures garées (y compris les places réservées); xs. sel: bouton poussoir permettant la validation de la mise & jour du nombre de voitures garées (Ny) par réglage des roues codeuses. - Si sel n'est pas appuyé, les roues codeuses indiquent le nombre de places du parking (Np) et I'afficheur indique le nombre de véhicules entrés. - Si sel est appuyé aprés une mise a jour du nombre de places du parking suite une réservation, 'afficheur indiquera le nombre de places utilisées. xs. A: permet de commander l'allumage d'un feu vert en cas d’autorisation d'accés au parking et d'un feu rouge dans le cas contraire; R: feu rouge signalant l'interdiction d'accés au parking; V: feu vert signalant 'autorisation d'accds au parking; ve x= Alimentation: le rdle de cette fonction est de fournir énergie électrique néces- saire au fonctionnement du. systéme. roblématique: Quelles fonctions techniques et, par conséquent, quels circuits doit-on mettre en ceuvre pour répondre aux exigences du cahier des charges de ce parking? — | 1110100 1100101 1101101 1100101 1010011 1010100 CECT RECTUM ECE EC COCO) Locique ComBiNaTOIRE B. Les CIRCUITS INTEGRES COMBINATOIRES |- Ladditionneur 1- Introdu Pour gérer les informations @ afficher a Putilisateur (exemple: nombre de places disponibles), 'unité de gestion de ce parking est appelée a faire entre autres des opérations d’arithmétique telles que l’addition et la soustraction. L’addition est lopération arithmétique la plus importante dans les systémes numériques. Cette opération peut étre matérialisée soit par des cellules logiques de base ou par un circuit combinatoire spécialisé, appelé additionneur. Cette section & pour fin la mise en ceuvre des additionneurs binaires intégrés paralléles et B.C.D. 2- Principe L’addition de deux nombres binaires est analogue a l'addition de deux nombres décimaux. Le principe est résumé dans la table de vérité suivante: WaWPowWsvc OnmO 0 oO 1 1 1 AUTOMATIQUE Avec S : la somme C:: la retenue éventuelle ° oes = +2000 1 3- Lladditionneur binaire a. Additionneur élémentaire La cellule de base est un additionneur élémentaire de deux nombres binaires & 1 seul bit, répondant a la notation suivante: by Ja, a, : le bit du nombre binaire A x= b, : le bit du nombre binaire B ‘Add ws S, : étant la somme o a) vs ¢,: laretenue en entrée ‘Abit ys ¢,: laretenue a la sortie T St 'b. Structure interne d'un additionneur an bits Un additionneur a n bits est l'association de n additionneurs élémentaires a 1 bit.PPE eR eet et eet pt eer eh eet tL ¢. Additionneurs binaires intégrés ws références usuelles Le tableau ci-dessous illustre quelques exemples d’additionneurs en circuits intégrés. En technologie T.T.L En technologie C.M.O.S Additionneur a 2 bits Additionneur a 4 bits Additionneur a 4 bits 7483, 74LS83, 74283 rage. 74HC283, 748283 sos, REMARQUE: Les circuits 74283 sont identiques aux circuits 7483 sauf que Vcc et la masse sont respectivement sur les broches 16 et 8. Ce brochage est conforme a la norme appliquée actuellement qui consiste a placer les broches d’alimentation et de la masse aux coins des boitiers. v= brochage et symbolisation des circuits de la série 74XX83 Brochage Symbole x = Spe sof 4 caLi4 AaAg Az A; les bits de opérande A B, B; B, By: les bits de Yopérande B. 84S S28, ou (E435 525,): les bits de la somme Co : la retenue a l'entrée. C, : la retenue a la sortie Fig. 4 d. Mise en ceuvre des additionneurs binaires intégrés v= Ladditionneur 7482 Soit 4 additionner 3+2. Pour réaliser cette opération, |'unité de traitement procéde comme suit 1 > Convertir 3 en base 2 (jo =(0 1 1) + > Convertir 2 en base 2 (2). =(0 1 O) > Additionner les deux nombres bit bit (5)o=(1 0 1): > Convertir le résultat trouvé en décimal (1 0 1): = (5 ro 13110100 1100101 1101101 1100101 1010011 1010100 CECE SUEUR EC COC EOC) y Fig. 5 LS xs. L’additionneur 7483 & Soit a additionner par exemple 14+7, l'unité de traitement procéde comme suit: SS va Par le biais d'un dispositif adéquat 8 1141 is * Convertir 14 en base 2 (149 =(0 111 0) 3 + A * Convertir 7 en base 2 (Mo =(0 011 1) ‘Au moyen de l'additionneur = * Additionner les deux nombres bit Abit 21)» =(1 01 0 1) x= Un dispositif interme convertit le résultat trouvé en décimal soit: (101014), = (21 ho Fig. 6110100 1100101 1101101 1100101 1010011 1010100 x3 Mise en cascade d’additionneurs intégrés Pour additionner deux nombres de plus de 4 bits, il faut associer en cascade plusieurs additionneurs de 2 ou de 4 bits. Exemple: additionneur de deux nombres a 6 bits a base du circuit 7483 ps @s As Az OLofolofolo, ys (s]e|s]s]s) 2 S 8 8 [0] + [oJofofoToTo OYoYoyoyoyo S, SeSsSsS2525; be bs by bs bs b ig. 7 4- Ladditionneur BCD a. Définition Un additionneur B.C.D est un circuit électronique permettant d’additionner deux nombres codés en B.C.D Rappelons que dans le code B.C.D chaque chiffre décimal (digit) est représenté par son équivalent binaire codé sur quatre bits (quartet). b. Principe En B.C.D lopération d'addition est réalisée comme suit: Exemple 1: Effectuons l'opération 73 + 16 En décimal 73 + 16 = 89 En BCD (73)0=(0111 0011 )aco + (16), 0001 0110)sc =(1000 1001) sco Le résultat est: (1000 1001) aco= (890 15110100 1100101 1101101 1100101 1010011 1010100 110100 1100101 1101101 1100101 1010011 1010100 |QUE COMBINATOIRE Exemple 2: Effectuons lopération 7 + 8 En décimal 7 + 8 =15 En BCD (7)o=(0141) sco + (8)0=(1000) pen =(1111) sco m7 Le résultat est (1 1 1 1), cette valeur dépasse |'intervalle de définition d'un digit S} B.C.D (de 0 a 9). Pour remédier & ce probléme on ajoute 'équivalent binaire de 8 (8)0= (0110), au résultat trouvé. Ca retenu 114 > résultat erroné. = (0000 1111) iS ajout de 6 (0000 0110) SS) résultat exact (0001 0101) << —_—_—“_o 1 5 Exemple 3: Effectuons maintenant 'opération 9 + 9 En décimal 9 + 9 = 18 retenu 1 En BCD (9)0= = 1(0010) Le résultat est (0001 0010)aco # (18s, pour remédier & ce probléme on ajoute Péquivalent binaire de (8),»= (0110), au résultat trouvé. retenue 11 résultat erroné = (0001 0010) ajout de 6 (0000 0110) résultat exact (0001 1000) SK 1 8 ConcLusion: On doit ajouter (6),» = (0110), au résultat trouvé si: x lasomme des digits par colonne dépasse 9; xs. la somme produit un report sur le quartet immédiatement a gauche. 16110100 1100101 1101101 1100101 1010011 1010100 4 CFEC CCS Cee et Ree ee eee tT) LASLETA UNNI Locique ComBiNaTOIRE cc. Réalisation industrielle x3 Additionneur B.C.D a base d’additionneurs paralléles binaires Un additionneur B.C.D doit étre en mesure de répondre aux exigences suivantes: » Additionner deux grandeurs codées en B.C.D selon les régles ordinaires de Faddition binaire. > Vérifier si la somme est supérieure 4 9, dans ce cas ajouter le terme de correction (0110) c'est a dire 6 en décimal a cette somme et générer un report ramené sur le rang décimal immédiatement a gauche. Exemple: Soient A et B deux nombres en BCD appliqués @ un additionneur paralléle 4 bits. yy a, ay + bs by by by S485 S25; Sp S, est en réalité C,, le report produit par le rang du bit de poids le plus fort. Soit E, une sortie logique qui prendra 1 seulement quand la somme est supérieure @ (01001). L’étude des différents cas nous permet d'affirmer que E, est € 1 quand l'une ou l'autre des conditions suivantes est réalisée: > Quand C, = 4 (somme supérieure a 15) > Quand S; = 1 et que S, ou S, ou les deux sont 4 1 (somme entre 10 et 15). Formulée sous forme d’équation booléenne, cette constatation est traduite comme Suit : Ec = C, + S;.(S2 +8,) bs be b; bo As Ae As Ao Done, pour réaliser un —_additionneur BCD nous avons besoin de: >2_ additionneurs binaires paralléles. Circuit de correction Un circuit de correction. Sortie binaire La figure suivante montre la structure d'un additionneur BCD a base d’additionneurs paralléles binaires. Fig. 8 S: B.C.D $,SS;S0110100 1100101 1101101 1100101 1010011 1010100 0110100 1100101 1101101 1100101 1010011 1010100 Tee eee at x3 Additionneur B.C.D intégré Ce type de circuit intégre dans le méme boitier le circuit d’addition et celui de la correction. Exemple: le 4560 Brochage Symbole F 1 2 ey He ak 1 2 tt mf ag @ she sl Le Ny] Bigs WO ps ¥ t a q Ads Vo hs { 2482 SN Bids O ths, ae Re canyint}7 O hs, I NY Ves 8 9 Carry out tia cof} iS Fig. 9 4560 2 9 d. Mise en oeuvre du circuit 4560 Le schéma suivant montre les niveaux logiques des entrées et des sorties du C.1 4560 lors de l'addition de 8 avec 7. PBRLESRE Fig. 10 e. Mise en cascade des circuits 4560 (EXeMPLE: Soit & additionner en B.C.D les nombres A et B, avec A=49 et B =35. 18110100 1100101 1101101 1100101 1010011 1010100 CEECUL RECLUSE SEL SECS CPO SERCO U TY) Schéma de cabage Dizaines S ‘e MY), O/O/o 4560 nil Fig. 11 0 Ht 5- L’addition en complément a 2 a. Rappel: le complément a 2 d'un nombre binaire s’obtient de deux fagons: x» Complémenter bit par bit les éléments du nombre binaire (le complément & 1) et ajouter (1) au poids le plus faible Exempte: 0 1 0 1 [| 1 0 4] + (45) Bit de signe Grandeur exacte 4 0 4 o [ 0 4 1] -(45h0 Bit de signe Complément & 2 x= Pratiquement il est plus simple de procéder comme suit : en allant de droite a gauche, garder tous les chiffres depuis la droite jusqu’au premier 1 (y compris) Puis inverser tous les suivants. b. Intérét: le complément a 2 d'un nombre binaire signé transforme un nombre positif en un nombre négatif est vice versa. . Principe de addition en complément a 2 ss Cas de deux nombres positis: a) 10 0 4 Vraie grandeur 15> oO oO 1 Q 1 Vraie grandeur 0 1 1 1 0 SommeVG =+(14).0 4____ Bit de signe 19110100 1100101 1101101 1100101 1010011 1010100 110100 1100101 1101101 1100101 1010011 1010100 Tl DE" VON V NNN Locique ComBiNaToIRE xs. Cas d'un nombre positif et un nombre négatif plus petit +99 0 1 0 0 1° Vraie grandeur -5> 41 1 0 14 1 Complément a2 Dépassement > 1 0 0 4 0 0 SommeVG =+(4)io 4 Bit de signe d. Avantage de la notation en complément & 2 Comme nous l'avons vu plus haut, avec cette notation on parvient a soustraire en effectuant en réalité une addition. Pratiquement avec les mémes circuits on peut effectuer des additions et des soustractions. N.B: La soustraction en BCD est effectuée comme I'addition. Dans certains cas il faut ajuster le résultat par la soustraction d’un terme correctif. ll- Le comparateur 1- Introduction L’affichage du nombre de places libres évoqué plus haut dans ce cours ne peut avoir lieu et ne peut étre fiable qu'aprés comparaison du nombre de places occupées la capacité du parking Comme pour les additionneurs, cette opération peut étre réalisée avec des cellules logiques de base, néanmoins dans cette section on va s'intéresser aux circuits spécialisés appelés comparateurs et pouvant remplir la dite fonction. AUTOMATIQUE 2- Principe Il s’agit de comparer deux nombres binaires A et B pour indiquer en sortie si(A> b, on peut conclure que A > B x Sia, b, a>bo el ¢ [acs C, [ecto A=B 1 Tab, © [acsb LJ 21 A>B, 31] As8, Fig. 13 4- Exemples de comparateurs en circuits intégrés Le tableau ci-dessous illustre quelques exemples de comparateurs en circuits intégrés. En technologie T.T.L En technologie C.M.0.S Comparateurs & 4 bits | Comparateurs 4 8 bits | Comparateurs 4 4 bits 7485, T4LS85 7ALS682, 74LS688 4063, 4585 5- Brochage et symbolisation de la série 74XX85 Symbole ttt Fig. 14 21110100 1100101 1101101 1100101 1010011 1010100 110100 1100101 1101101 1100101 1010011 1010100 Locique ComBiNaTOIRE Ce circuit compare deux mots binaires A et B de 4 bits chacun: ss A3A2A1 AO: les bits du mot binaire A ~ B3 B2 B1 BO: les bits du mot binaire B. vs QAB ; QA=B: sorties (résultat de la comparaison). ts ACB; ADB; ntrées de mise en cascade pour comparer des nombres de plus de 4 bits. 6- Mise en cauvre d'un comparateur de type 74xx85 La comparaison de deux nombres a 4 bits A=aya,a,a) et B=b,b;b,b, nécessite un circuit 7485 dont les broches de mise en cascade (broche 2, 3 et 4) doivent étre connectées respectivement aux niveaux logiques «O», «1» et «O» JustiFicaTion: D'apras la fiche technique du circuit 7485 si (a.=bs) et (a,=b2) et (a;=b,) et (> =be) la sortie dépend de l'état logique des entrées de mise en cascade. Autrement dit la sortie QA=B (broche 6) ne prend 1 que si 'entrée de mise en cascade A=B (broche 3) est égale a 1 AUTOMATIQUE x3 Comparateur de deux nombres binaires de 4 bits a base de C.1 74HC85 Schéma de cablage110100 1100101 1101101 1100101 1010011 1010100 7- Mise en cascade des comparateurs intégrés Lemontage en cascade de ces circuits constitue une fagon d’étendre |acomparaison @ plus de 4 bits. a. Principe bby by bs by ay a as a By Bo by By @ @ @ ay +5V Bs Br By Bo As As As Ao] TT Ae aE 7585 CAB CAB AASB a Sorties de la comparaison Fig. 16 b. Réalisation d'un comparateur de deux nombres a 8 bits avec A=a,a,a,a,a,8,2,a) ét B=b;b,b;b,b,b,b;b, x» Nombre de circuits nécessaires de la série 7485: 2 circuits. xs Les sorties du circuit gérant les 4 bits du poids faible (broche «5», «6» et «7>) doivent étre reliées respectivement aux entrées du comparateur gérant les bits du poids fort (broche «4», «3» et «2n) xs. Les entrées de mise en cascade du comparateur gérant les bits du poids faible (broche «4», «3» et «2») sont reliées respectivement aux niveaux logiques «0», «1» et «On. Schéma de cablage cus Ao [0 = alo ie a2 [0 eS aslo oe aso is as aslo se a aslo = arto wo vies ADB AB As bo [oes by [oy pele cuz ba [oy iS bs [oy is belo Ht brio eet Ta85, Fig. 17 23110100 1100101 1101101 1100101 1010011 1010100 110100 1100101 1101101 1100101 1010011 1010100 Locique ComBiNaTOIRE il- Multiplexeur/démultiplexeur 1- Introduction: Le cahier des charges du parking préconise, entre autre, l'affichage de diverses informations pour guider 'automobiliste durant l’exploration des lieux. Vue la diversité de ces informations, ces demiéres nécessitent un support d’affichage par information et donc un cAblage dédié pour chacun d’eux et par conséquent des frais de c&blage, de maintenance et d’entretien plus élevés. Pour réduire ces frais et pour gérer judicieusement ces équipements on fait appel au MULTIPLEXAGE. Cette fonction est généralement assurée par des circuits spécialisés appelés fm multiplexeurs/démuttiplexeurs. - Le multiplexeur iS 2- Le multipl 5 Le multiplexeur désigné généralement par (MUX) est un circuit logique ayant NS plusieurs entrées de données et une seule sortie communiquant ces données. 8 Laiguillage de entrée de données désirée vers la seule sortie est conditionné par ~ la combinaison des entrées de sélection (appelées parfois entrées D'‘ADRESSES). .€ multiplexage consiste donc a envoyer sur une méme ligne de transmission des Le multiplexage consiste done a envoy fame ligne d ission d << informations provenant de sources différentes. a. Principe — Ee 3} e. i erg +S sre &] 23 Ey 3; (SiecinT” Fig. 18 Dans cet exemple, le multiplexeur a 4 entrées logiques E,, E;, E, et E,, et une sortie logique S. En fonction de la sélection, une des 4 entrées se retrouvera a la sortie du multiplexeur: xs sila sélection est placée en position 0, la sortie prend l'état logique de entrée Ey; xs sila sélection est placée en position 1, la sortie prend l'état logique de lentrée E,; x sila sélection est placée en position 2, la sortie prend I’état logique de lentrée E,; 2s sila sélection est placée en position 3, la sortie prend l'état logique de lentrée Es. b. Etude des multiplexeurs Exemple: multiplexeur intégré a 4 voies (74153) Le circuit intégré 74153 contient deux multiplexeurs a 4 voles a entrées de sélection A et B communes. Chaque multiplexeur dispose d'une entrée de validation E ou G (STROBE). Celle-ci, portée a l'état 1, force la sortie du multiplexeur correspondant & état 0 indépendamment de l'état des autres entrées. Le circuit 74153 compte: xs 4 entrées de données pour le multiplexeur 1 (1C0, 101, 162, 163); »s 4 entrées de données pour le multiplexeur 2 (2C0, 201, 262, 2C3); ~3 2 entrées de sélection A et B; 24110100 1100101 1101101 1100101 1010011 1010100 CECT EEUU OEE ELSES CPO SECU) Locique ComBiNaTOIRE »= 1 entrée de validation 1G pour le multiplexeur 1; x (entrée de validation 2G pour le multiplexeur 2; xs. 2 sotties: 1Y pour le multiplexeur 1 et 2Y pour le multiplexeur 2. Brochage Table de fonctionnment Symbole Entrées Sortie 46 qi 101 Vee A Bcocic2c36 Y “oR 74183 BOe my #26 ms ss 103 Cs 4A oo00xx xo 0 ‘SAR) EN Mux 12 q+ 0 +3] 263 oo1xxxo 14 Be ve ters mp2ce o1x0xxo 0 tea 100 C6 1 24 (ONT Hc ona ie EN tyd7 schaco 10x x 0x0 0 ete GND [8 shzy 10xx14xo1 ecm Fo 114xx x00 0 Fig. 19 11x x x10 1 i FoNcTIONNEMENT: x» Si le multiplexeur n'est pas validé (entrée EN ou G a 1), la sortie Y est a 0 quel que soit état des entrées de données et celui des entrées de sélection x Si le circuit est validé (entrée de validation EN ou G a 0), on retrouve sur la sortie du multiplexeur |'état logique de |'entrée de donnée qui est sélectionnée avec les entrées de sélection A et B selon la table de fonctionnement précédente. ¢. Multiplexeurs usuels Le tableau ci-dessous illustre quelques exemples de multiplexeurs en circuits intégrés. <3 En technologie TTL Type Fonction 74150 Multiplexeur 16 voies vers 1 74151 Multiplexeur 8 voies vers 1 (2 sorties complémentaires) 74152 Multiplexeur 8 voies vers 1 74153 Double multiplexeur 4 voies vers 1 74187 Quadruple multiplexeur 2 voies vers 1 vs En technologie CMOS Type Fonction 4019 Quadruple multiplexeur 2 voies vers 1 4512 Multiplexeur 8 voies vers 1 4519 Quadruple multiplexeur 2 voies vers 1 4539 Double multiplexeur 4 voies vers 1 25WA TItif LPN ErtECE TCC SECTIB TUTTE CETTE GEST op BSI NSIS A _ Locique ComBiNaTOIRE d. Utilisation des multiplexeurs Les applications d’un multiplexeur en électronique sont principalement x= la génération de fonctions logiques (cette application sera traitée plus en détails dans la section suivante); v= la conversion paralléle/série d'informations: dans de nombreux systémes numériques, le traitement des données binaires se fait en paralléle (c'est-a- dire simultanément). Cependant, quand on doit transférer ces données sur de longues distances (cas de la téléphonie par exemple), il n’est pas souhaitable de le faire en paralléle parce que cela exige un grand nombre de lignes de transmission. C'est la raison pour laquelle les informations ou les données binaires qui sont exprimées sous forme paralléle sont souvent converties sous forme série avant d’étre transmises 4 l'endroit de destination; .= laffichage multiplexé sur des afficheurs 7 segments: cette technique permet généralement la limitation de la consommation de ce type d’afficheurs et la réduction du nombre de fils de connexions; x D’autres applications ont vu le jour avec |'apparition des multiplexeurs tels que (la concentration de données et leur transmission, le décodage des claviers matriciels et d’autres....) ee Zs e. Le multiplexeur en tant que générateur de fonctions logiques x» Introduction: Il est possible dexploiter les multiplexeurs afin de matérialiser directement des fonctions logiques a partir d'une table de vérité donnée sans pour autant devoir passer par le processus de simplification. = Pour mettre en ceuvre un multiplexeur dans de telle configuration on procéde comme suit : >Les variables d'entrée de la dite fonction doivent étre reliées aux entrées de sélection Les entrées de données du multiplexeur doivent étre raccordées en permanence a un niveau logique (0) ou (1) en fonction des données de la table de verité. ExempLe Soit la table de vérité suivante: eve Wars) 0 0 oO 4aaa40500 0 1 1 0 0 0 0 1 4aac0o0440 -=o-0404 26PPE eR eet et eet ot eer eh eae EL Consrarations > la table de vérité comporte 3 variables dentrée. Le multiplexeur a utiliser doit comporter alors au moins 3 entrées de sélection done a 8 entrées tel que le 74151 > D'aprés la table de vérité, S prend (0) quand cha = 000, 011, 100, 101 et 110. Dans les autres cas $ prendra (1). T4HO1St SouvTion Fig. 20 > Les variables d'entrée a, b et c doivent étre raccordées respectivement aux entrées de sélection A, B et C. > Relier en permanence les entrées de données (X, a X7) 4 un niveau logique bas ou 4 un niveau logique haut en respectant a la fois les données de la table de vérité et celles de la table de fonctionnement du multiplexeur utilisé. La confrontation des différentes combinaisons de la table de vérité a celles de la table de fonctionnement du multiplexeur exige la mise en permanence au niveau logique bas (0) des entrées de données suivantes (X, Xs, Xs, Xs et Xe) par contre les autres entrées (X,, Xp et X;) doivent étre reliées en permanence au niveau logique haut (1), Dou le montage suivant: WeeLOLOL zy aa WL " 110100 1100101 1101101 1100101 1010011 1010100 Mei TIL ) (A) 110100 1100101 1101101 1100101 1010011 1010100 7 Locique ComBiNaTOIRE 3- Le démultiplexeur Le démultiplexeur (DMUX) est un circuit logique ayant une entrée de données et plusieurs sorties. Laiguillage de la donnée vers 'une des sorties est conditionné par la combinaison des entrées de sélection (appelées parfois entrées D’'ADRESSES). Le démultiplexage consiste donc a répartir une information série provenant d'une seule et unique entrée vers des sorties différentes. a. Principe eS ES | oor { sorties Entrée Fig. 22 Dans cet exemple, le démultiplexeur a une entrée logique E, et 4 sorties logiques Sp, S,, $2 et 3. En fonction de la sélection, les informations présentes sur l'entrée du démultiplexeur se retrouvent sur l'une des sorties : x= sila sélection est placée en position 0, l'état logique de l'entrée E se retrouve sur la sortie Sy; xs sila sélection est placée en position 1, état logique de l'entrée E se retrouve sur la sortie Sy; xs. sila sélection est placée en position 2, état logique de l'entrée E se retrouve sur la sortie S»; xs sila sélection est placée en position 3, ’état logique de l'entrée E se retrouve sur la sortie $5. AUTOMATIQUE b. Etude des démultiplexeurs Exemple: démultiplexeur intégré (74LS139) Brochage Table de fonctionnment ‘Symbole 48 di 10) Vee: Entrées Sortie wl g we E B A YOYt Y2 ¥3 iv qs @ “ph 2Aa (eet ode fy) 28 o 0 Oo o1nt qs T spay OME ROO ays qr NS wh zy. (oe Tei eC) ends sp 2¥. 7ALS199 E=EN 7ALS139 Fig. 23 Le circuit 74L$139 comporte 2 démultiplexeurs 1 voie vers 4. Chaque démultiplexeur est composé de : x= deux entrées de sélection A et B; va_une entrée de donnée E; x quatre sorties Yo, Y,, Y; et Ys. 28110100 1100101 1101101 1100101 1010011 1010100 CECT PRU SCORER SEL SEES CPO SMC U TY) LIWNNNNWNWUIUIUeisr Locique ComBiNaTOIRE FoncTionNemENT Leentrée de validation E et les sorties Yo, Y,, Y2 et Ys sont actives a l'état 0 xs Si lentrée E est a [état 1, le circuit 74LS139 n'est pas validé et toutes ses sorties passent a l'état 1 Si entrée E est a [état 0, le circuit est validé et la sortie sélectionnée par les entrées A et B du démultiplexeur passe a l'état 0. Nous pouvons dire que la donnée «0» présente sur entrée E est transférée vers la sortie sélectionnée. 00 l'entrée de donnée E est dirigée vers la sortie Y, (Yo =0). 01 entrée de donnée E est dirigée vers la sortie Y, (Y, =0). 40 l'entrée de donnée E est dirigée vers la sortie Y,_ (Y2 =0) 11 l'entrée de donnée E est dirigée vers la sortie Y; (Y, =0). On remarque que le nombre binaire formé par l'état des entrées de sélection B et A donne Vindice décimal de la sortie concernée. Par exemple, lorsque AB = 10 (soit 2 en décimal), la sortie concernée est Y,- a c. Démultiplexeurs usuels Le tableau ci-dessous illustre quelques exemples de démultiplexeurs en circuits intégrés. ys En technologie TTL Type Fonction 74139 Double démultiplexeur 2 voies vers 4 74238 Démultiplexeur 3 voies vers 8 74154 Démuttiplexeur 4 voies vers 16 xs En technologie CMOS Type Fonction 4555 Double démultiplexeur 2 voies vers 4 4514 Démuttiplexeur 1 vers 16 4515 Démultiplexeur 4 voies vers 16 29AUTOMATIQUE |QUE COMBINATOIRE 110100 1100101 1101101 1100101 1010011 1010100 CECT RECUR CEC ERC COC OCT) d. Extension d'un démultiplexeur Il est possible de réaliser lextension d'un démultiplexeur par une structure pyramidale. Exemple: Réalisation d'un démultiplexeur 4 voies vers 16 Les quatre sorties d'undémultiplexeur2voies vers 4activent quatre démultiplexeurs 2voies vers 4. Nous obtenons ainsi un démultiplexeur 4 voies vers 16. .BS Li Li — a 2a wee j & PE EY 9 59 TaST 7aLSio9 AL en, Alo is eo= am a Le tableau suivant résume le fonctionnement du précédent montage: BR enrées WE sortie raNV AW AW AN active 0 0 0 0 Yo 0 0 0 1 ‘% 0 0 1 0 Ye 0 0 4 1 Ys 0 1 0 0 Ya 0 1 0 1 Ys O 1 1 0 Ye oO 1 1 1 Yr 1 0 0 0 Ye 1 0 0 1 Yo 1 0 1 0 Yio 1 0 1 1 Yu Remarque: le nombre binaire formé 4 1 0 0 Vie par l'état des entrées de sélection (A, 1 1 0 4 Yio @ A,) donne I'indice décimal de la sortie 1 1 1 0 You active. 1 1 1 1 Ys 30110100 1100101 1101101 1100101 1010011 1010100 CECT RRUL SCOR SEL SEES CPO SEM C TY) Peers Cenc 4- Laffichage multiplexé sur des afficheurs 7 segments Pour lire le résultat d’un calcul sur des afficheurs sept segments, il nous faut autant dafficheurs et autant de décodeurs que de chiffres significatifs, sans compter le grand nombre de résistors a utiliser, ce qui augmente considérablement le nombre de liaisons et le cout du montage. A partir de 3 ou 4 chiffres, il est préférable d’'adopter un affichage multiplexé consistant & n’utiliser qu'un seul décodeur et 4 commuter successivement et tres rapidement, les afficheurs en question. Cette solution est adoptée pour deux raisons: xs les diodes électroluminescentes ont un temps de réponse trés court (elles s’al- lument et s’éteignent trés rapidement), v=. la persistance rétinienne de l'oeil de I’étre humain est d’environ 1/25°" de se- conde. L’observateur ne s’apergoit d'aucun clignotement. Par exemple, laffichage d’une radio réveil numérique, d'une machine a laver et méme des nombres N, et N,, du systéme «gestion d'un parking» sont des exemples application de l'affichage multiplexé. Afficheurs & cathode commune Vers les 4 cathodes communes des afficheurs DECODEUR DEMULTIPLEXEUR BCD/7SEG peer | Aol} _ Génération des ee ae Sélection ‘Ay || signaux de sélection fo{ Horloge (quadruple muttiplexeur 4 voies vers 1) (compteur modulo 4) S258 S858 SRNR EEE Logique séquentielle Groupe 3 Groupe 2 Groupe 1 Groupe 0 Fig. 26 SCHEMA DE PRINCIPE Ce dispositif utilise un démultiplexeur 1 vers 4 et un quadruple multiplexeur 4 voies vers 1. Le démultiplexeur sélectionne séquentiellement chacun des afficheurs (en mettant & la masse la cathode commune de l'afficheur) et le multiplexeur distribue sur les 4 afficheurs en méme temps le digit de l'afficheur sélectionné. On remarque qu’avec cette technique un seul décodeur « BCD/7 segments » suffit pour afficher un nombre en BCD de 4 chiffres (les données de sortie d'un compteur modulo 10 000 -0 & 9999- par exemple). 31110100 1100101 1101101 1100101 1010011 1010100 110100 1100101 1101101 1100101 1010011 1010100 a Ae NNN NNN C, Resumé arithmétiques tels que les additionneurs et les soustracteurs et les circuits logiques tels que les comparateurs, les multiplexeurs les codeurs, etc. vs Parmi les circuits combinatoires on distingue les rset \ vs Dans la gamme des additionneurs on cite les additionneurs paralléles et ceux B.C.D. »s La notation en complément & 2 permet de ramener une soustraction une simple addition. = _Lamise en cascade de comparateurs logiques permet d'étendre la plage de comparaison (nombre de bits). <= Lutilisation des multiplexeurs est trés répandue en électronique numérique: Exemples: alimentation multiplexée des afficheurs sept segments, matérialisation des fonctions logiques, génération de formes dondes. Ce Zul v= Un multiplexeur joue le réle d'un commutateur a plusieurs positions qui aiguille vers la sortie les informations de n'importe quelle entrée, xs. Les entrées d'adresses permettent de connaftre 4 chaque instant l'état d'une entrée de données. vs Par une utilisation cyclique des entrées diadresses, les données des entrées, qui sont en paralléle 4 ‘entrée du multiplexeur, se retrouvent en série 4 la sortie. cs Un démuttiplexeur joue le réle dun commutateur a plusieurs positions qui oriente les informations dentrée vers la sortie choisie. ws Les entrées d'adresses permettent de connaftre 4 chaque instant l'état d'une sortie. w= Par une utilisation cyclique des entrées diadresses, les données des entrées, qui sont en série 4 l'entrée du démultiplexeur, se retrouvent en paralléle a la sortie —@ 32110100 1100101 1101101 1100101 1010011 1010100 D. EvatuaTion |- Contréle des connaissances 1- Quelle est la différence entre un additionneur binaire paralléle et un addition- neur B.C.D? 2- Quelle est la différence entre le C.1 7483 et le C.1 74283 ? 3- Quel est le réle de Cy dans les circuits d'addition 2 4- Quel est le rdle de Vpp et Ves dans les circuits d’addition? 5- Dans quels cas doit-on ajouter 6 au résultat d’addition en B.C.D? 6- Représenter 135 et 265 en B.C.D, puis additionnez-les. Verifier en convertissant le résultat en décimal. T- Quel est le réle des broches «2», «3» et «4» du circuit 7485 ? 8- Quelle est la différence entre le C.1 74LS85 et le C.1 74LS682 ? 9- Préciser état logique des sorties du circuit 7485 si les entrées de mise en cas- cade A>B ; A=B et AB de 2 nombres de 2 bits A (aa) et B (byby). Etudier le circuit et donner un schéma a base de multiplexeurs. 35110100 1100101 1101101 1100101 1010011 1010100 110100 1100101 1101101 1100101 1010011 1010100 AUTOMATIQUE Iv. Ci ion xerci Exercice n° 1- Nombre de circuits 74283: nous faut deux circuits 2- Schéma de montage 5 o ot 4 Exercice n°2 Schéma de montage d'un soustracteur réalisant 'opération A-B, avec A>B. oo AB A w e A>B B +1 Ace A-B=A+(-B) =A+(B+1) Exercice n°3 4- Nombre de circuit: Un circuit 74153 2 Schéma de montge110100 1100101 1101101 1100101 1010011 1010100 CECT RRC SC ORL SEC SELL CPO SEOUL) LIWNNWNNWUIUNUIiIsnr [recto lt) = exe) U= TN TANLe) itd Exercice n°4 S=a@b=a.b+a.b = D’aprés la table de fonctionnement du circuit 74153: S=A.B.1X0 +A. B.1X1+A.B.1X2 +A. B.AX3 v=. Légalisation avec léquation du OU exclusif S=a@b=a.b+a.b a, ‘ane u -[Link]+A.BAXTHABAX2A B.1X3 ae boat ot al[b|S oo ofofot> foe “Ls On 1H F Hy: tot rab 1/1/0 po Exercice n°5 a. Table de vérité Bey 0 0 0 0 b- Expression de la sortie S=a.b.c+a.b.c+a.b.c a a2s000 aac on40 sos 0205 cos04a4 ° c- Schéma de cablage|] AUTOMATIQUE A CELE LTT TRERTTELEREET ETERS EMET EST) i 110100 1100101 1101101 1100101 1010011 1010100 LE LDEL_NNissssunisessaonatsvonnnasasn Locique ComBiNaTOIRE LUNITE ARITHMETIQUE ET LOGIQUE A. MISE EN SITUATION En électronique numérique existe des circuits intégrés simples pouvant réaliser: vs. des fonctions logiques : ET(7408), OU (7432), NON (7404) ... ; 23 des fonctions arithmétiques: additionneur binaire (74283), B.C.D (4560)...; zs. la comparaison (7485:comparateur de deux nombres a 4 bits); xs le multiplexage (74157 ...); xs le démultiplexage (74153...) Pour répondre aux exigences de certaines applications, on est parfois amené & associer ces dits circuits pour répondre a certaines fonctions. Or par souci d'intégration et dans le but de réduire certaines dépenses on doit mettre en ceuvre d'autres solutions techniques. roblématique: ~ Est-il possible d’intégrer toutes ou partie de ces fonctions dans un seul circuit ? z= Qu’appelle-t-on ce type de circuit ? = Comment le mettre en ceuvre ? L’UniTé ARITHMETIQUE ET LoGique |- Introduction Pour diminuer les cots de fabrication, de développement et de maintenance, les fabricants des circuits intégrés ont inventé un circuit logique appelé: unité arithmétique et logique (U.A.L) regroupant plusieurs circuits dans un seul boitier (Fig.1) 38110100 1100101 1101101 1100101 1010011 1010100 AI DE COURS CECI L PRUE C SME R CEL SME ELL FUN eta OTT Locique ComBiNaTOIRE ll- Définition Lunité Arithmétique et Logique (U.A.L ou A.L.U: Arit circuit combinatoire capable d'effectuer une grande var arithmétiques. L'[Link] existe sous forme de circuit intégré indépendant, ou intégrée dans d'autres circuits numériques spécialisés tels que les microprocesseurs ou les microcontréleurs. tic and Logic Unit) est un d'opérations logiques et ill- Les fonction: Pune U.A.L. 1- Opérations logiques Une unité arithmétique et logique permet de réaliser les opérations logiques sur des données numériques: ~~ ET logique; x OU logique; ss NON logique: v= NAND, NOR, OU exclusif 2- Opérations arithmétiques L'[Link] permet également de réaliser les opérations arithmétiques : (addition, soustraction, division et multiplication) sur des données numeériques. 3- Opération de comparaison Une unité arithmétique et logique permet également de comparer deux nombres en indiquant dans un registre d'état si le résultat est plus grand, plus petit ou égal 4- Opérations de décalage et de rotation Un circuit a décalage est constitué par un nombre bien déterminé de bascules religes entre elles en cascade. A chaque front dhorloge, la donnée transite d’une bascule a la suivante. 1v- Constitution DONNEES L'[Link], dispose en gros de: ys deux entrées de données A et B sur B A lesquelles on présentera les données a I ll traiter; a ts une sortie F donnant le résultat de % we lopération effectuée; B el fat ts une entrée de sélection permettant le choix ea de lopération a effectuer; 2 “oO xs un indicateur donnant rétat du résultat ~ 7 aprés exécution de lopération.(Drapeau qui YJ indiquera s'il ya eu erreur: division par zéro, F résultat négatif, dépassement de capacité ...) i Fig. 2 39110100 1100101 1101101 1100101 1010011 1010100 0110100 1100101 1101101 1100101 1010011 1010100 v- Archit re UNITE UNITE ARITHMETIQUE LOGIQUE Grandeurs d’états e990 RSo Commande ou entrées de sélection 0 1 MULTIPLEXEUR s Fig. 3 AUTOMATIQUE Pour chacune des unités, le choix de la fonction se fait par les entrées de sélection C0 et C1. Les deux unités fonctionnent en paraliéle, et la sélection de la sortie d’une unité logique ou arithmétique se fait par la commande de multiplexage C2 . vi- Etude de L’ 4- Présentation Le C.1 74181 est un circuit intégré pouvant réaliser des fonctions logiques et arithmétiques sur deux opérandes de 4 bits. II comporte: L_74181 +% Quatre entrées relatives a fopérande A: A; A, A, Ay v= Quatre entrées relatives a lopérande B: B; B, B, By xa Une entrée de commande M permettant de réaliser: > Des opérations logique si M = 4 » Des opérations arithmétiques si M = 0 Une entrée pour la retenue du poids le plus faible Cn > Cn= 0: opérations arithmétiques sans retenue > Cn= 1: opérations arithmétiques avec retenue Quatre sorties: F, F, F, Fy pour l'affichage du résultat. Quatre entrées de sélection: S; S, S; Sp pour choisir 'opération a réaliser. Une sortie pour la retenue de poids fort Cn+4 Un comparateur qui met la sortie A=B a 1, chaque fois que l'entrée A est égale @ lentrée B indépendamment du résultat. zs Deux sorties P et G pour la liaison avec le circuit d’anticipation des retenues. (cette partie ne fera pas l'objet de notre étude). vo ee ee 40110100 1100101 1101101 1100101 1010011 1010100 CECE REUL SCORERS EEC CO EOC) Locique ComBiNaTOIRE od 210 Veo 4 Fo bay rod ab at ada ape s3qe zp Bt 3 F3 pe seq! fy Re td 50 aca Lt siqs = =p Bt CNH sods () spas 9B SPs cng? =] 853 y : mgs J whe Y | Foe = fcne4 8 Figo she = F2qu “4p a GND 12 8 — T4LS181 Fig. 4 T74LS181 2- Mise en couvre du C.l 74181 La mise en cauvre de ce type de circuits repose en grande partie sur I'exploitation de la table de foncticnnement correspondante. i, Fonctions Fonctions arithmétiques (M = 0) see's, besique Cn=0 Sec (M=1) (sans retenue) (avec retenue) oooodo F =A moins 1 F=A 00041 .B moins 1 FAB 0010 F =AB moins 1 FFAB oo11 F=moins 1(complément a2) F=0. 0100 plus (A+B) F = A plus(A+B) plus 1 0101 = (A.B) plus (A+B) F = A.B plus(A+B) plus 1 0110 F =Amoins B moins 1 F=Amoins B o11414 FEAtB F=(A+B) plus 1 1000 = Aplus (A+B) F = Aplus (A+B) plus 1 1001 F=AplusB F = Aplus B plus 1 1010 F=(A.B) plus (A+B) F=(A.B) plus(A+B)plus1 1011 = A+B F = (A+B) plus 1 1100 F=A F= Aplus Aplus 1 1104 F=(AB)plusA F= ABplus Aplus 41 1110 = (AB) plus A F= A.B plusAplus 1 eT FaA F= Aplus 1 4110100 1100101 1101101 1100101 1010011 1010100 110100 1100101 1101101 1100101 1010011 1010100 Locique ComBiNaTOIRE 3- Exemple: configurations et résultats pour quelques valeurs de A et B Cn M_ S,S,S,S, __Opération A B FFF ,Fo x 1 10014 AOB 1101 0101 1000 0 0 01410 AmoinsBmoins1 1110 0100 1001 1 0 0110 AmoinsB 0111 0100 0011 14. 0 1100 ApusApust 0010 o0111 01014 vil- ETUDE DE VU.A.L_74381 Brochage Symbole NS ab Ve He BEE rs] sab A SS pee PS *p& ms ape KG m vps Heo > () 8p me iS ty ispen 8 2 rs T “be sty SB | IS ob Fs He np Fe as 7aLS361 Fig. 5 7ALS304 1- Table de fonctionnement Entrée de sélection Opération réalisée S: SS FF, Fe F; Fo) 0 0 O F=0000 0 0 1 F=B-A 0 1 O F=A-B 0 1 1 F=AplusB 1 0 oO F=AXORB 1 0 1 F=AOUB 4 41 0 F=AETB 4 1 1 Fo 2- Exemple: configurations et résultats pour quelques valeurs de A et B S,S,Sp Opération A B FFF ,Fo oo1 B-A 1111 1101 0010 110 AETB 0110 1011 0010 o141 Aplus B 0111 0101 1100 111 F=1111 1110 0000 1 42110100 1100101 1101101 1100101 1010011 1010100 CECE SUSE CECE CPO EOC) ISILON Teel eee at B. Resumé ~ Définition: Lunité arithmétique et logique est une unité combinatoire permettant de réaliser plusieurs fonctions sur deux dentrées dn bits. Elle permet dexécuter plusieurs fonctions de type : x Arithmétique (addition, soustraction, ...). v= Logiques (OU, ET, NOR...). >= Comparaison. w% Décalage et rotation. Principe: Le choix de la fonction 4 réaliser se base sur le principe de multiplexage. 5 wre arereeTaue| Grandeur diétats 82s Commande ou entrées de sélection MULTIPLEXEUR Foe Pour chacune des unités, le choix de la fonction se fait par les entrées de sélection Cy et C,. ys $3 Se S; So pour le CI 74181 w= Si So pour le C.I 74381 Les deux unités fonctionnent en paralléle, et la sélection de lasortie d'une unité (logique ou arithmétique se fait par la commande de multiplexage C2. vx M: pour le C.I 74181 w= Se: pour le CI 74381 43110100 1100101 1101101 1100101 1010011 1010100 110100 1100101 1101101 1100101 1010011 1010100 C. EvaLuaTion |- Contréle des conn: x= Les entrées de sélection S, S, S, du C.1 74381 permettent de réaliser: a. 6 fonctions différentes b. 8 fonctions différentes c. 16 fonctions différentes Le quel de ces trois circuits est une UAL ? 74139; 74181; . 74151 pgoee En logique: 1+#1=0 b.1+1=1 pe xs En arithmétique binaire: a1+1=0 b. 1+1=10 AUTOMATIQUE il- Exercices résolus Exercice n°1 Le circuit intégré 74381 est une UAL qui permet de réaliser des opérations logiques ‘ou arithmétiques sur deux nombres A et B de 4 bits. Sa table de fonctionnement est la suivante: Entrée de sélection | _Opération réalisée S: S So F (FF. F,Fo) 0 0 0 F=0000 O 0 1 B-A O 1 0 F=A-B 0 1 1 Aplus B 1 o ° =AXORB 1 0 1 AQUB 1 1 0 AETB 1 1 1 [ER En se référant a la table précédente: 4- Préciser les fonctions arithmétiques réalisées par ce circuit. 2. Préciser les fonctions logiques réalisées par ce circuit. 44110100 1100101 1101101 1100101 1010011 1010100 CEECIUL RECLUSE EC SEC SPECS CPO SERB CU ITY) er Cenc 3- Préciser la nature de opération réalisée et trouver les valeurs manquantes dans les configurations suivantes: $,8,S, = 101, A= 1001 et B= 1101 $1,S, = 001, A = 1100 et [Link],Fy = 0011 $,S,S, = 100, A = 1010 et B= 1110 $,S,S, = 011, A= 0111 et F,F.F,Fo = 1110 ee ew Exercice n°2 La carte électronique ci-dessous intégrée dans un systéme technique est destinée & faire des opérations logiques et arithmétiques. Ao A, AD vz A, Be A B, D> F 8, p= fe B S 8 BS E fi Veo Hy L Tas Fa.7 Préciser la fonction réalisée par 'U.A.L et état logique de F,F2F;Fo pour les cas suivants: ws A=1001 et B= 0110 5 A=0110 et B= 1001 Exercice n°3 On désire réaliser la somme arithmétique de deux nombres de 8 bits chacun en utilisant le circuit 74181 AFA,AAA,AVA,A, et B=B,B,B,B,B,B,B,Bo 1- Déterminer le nombre de circuits 74181 nécessaires pour réaliser cette addition. 2- Donner les configurations nécessaires des circuits utilisés. 3- Tracer le schéma de montage en précisant les niveaux logiques des différentes entrées et de la sortie si A=(128),» et B=(64),o 45110100 1100101 1101101 1100101 1010011 1010100 110100 1100101 1101101 1100101 1010011 1010100 Locique ComBinaToIRE il- Exerci re Exercice n°1 Une carte électronique a base d'une U.A.L 74381 est définie par le schéma structurel suivant: B,B,B,B, A; A, A, Ay DIO WOby (818 88 81818 2] Fo 7] F; 2] Fe 2) Fs IS Circuit de sélection... eee 2 BRT Bete AUTOMATIQUE Fig. 8 En se référant au schéma structure! précédent et aux datasheets relatifs aux deux circuits (74LS381 et 7474): 1 Déterminer la nature et le type des bascules utilisées. 2. Citer les caractéristiques du circuit de sélection ainsi que son modulo «Mb. 3- Préciser la fonction réalisée par 'U.A.L et état logique de Fo, F;, F, et F, dans les cas suivants 2x. Aprés trois impulsions du signal H. x= Aprés sept impulsions du signal H. xs. Aprés dix impulsions du signal H. Ondonne A=1100 et B= 1001 Exercice n°2 En se référant au datasheet du circuit 74LS381 et au schéma structurel suivant : 1- Préciser la fonction réalisée par ce circuit. 2- Donner l'état logique de Fo, F;, Foet Fs. 3- Reprendre les questions 1 et 2 dans le cas ou la broche 6 est reliée a la masse. 74LS381 46110100 1100101 1101101 1100101 1010011 1010100 CEECULRRUL FUSER USEC SEES CPO SERB CUITY) I. Ci ion xerci Exercice N°1 Opération réalisée S2S,S, Opérande A OpérandeB Logique —_arithmétique 101 1001 1101 AOU B. 001 1100 1M B-A 100 1010 110 AXORB on ont ont APLUS B Exercice n°2 AAAAy B,B,B,B, $,S,8,S, M Cn Opération 1001 0110 1110 1 0 AB 1001 1001 0111 0 0 Aw 0110 1001 0110 0 1 AmoinsB Exercice n°3 1- Nombre de circuits: deux 74181 2- Configuration UAL1 UAL 2 8S. 8, S SM Cn 8 S S S& 1 0 0 141 0 0 On O nee 3- Schéma de montage B ui Ss rE OF —— Fo 5 = 5 fo) F4 : He ‘fl r2 ese oe [Cee th po zh fo] Fa - is ee t ie at | Lay 6 : EAB Loer Sortie F FaFoFsFo 1101 0011 0100 1110 FSFLF,So oooo M Cn O CN+4 A=(10000000),=(128)s0 1000000),=(64):0 S:S: SS, M Fig. 10 | F=(11000000),=(192):0 47