Electronique des systèmes Master_GE 2022/2023

TP n°2 : Mise en œuvre d’une boucle à verrouillage de phase

1. Etude du VCO
On prend VCC=10V, R1=15kΩ, R2=100kΩ et C1=10nF.
1.1. Placez, sur l’espace de travail, le circuit CD4046, résistance et condensateur.
1.2. Connecter les éléments pour avoir le circuit suivant (fig. 4):
U0
3 1
COMPIN PP
9 2
VCOIN PC1OUT
A
14 13
SIGIN PC2OUT
B
6
C1 CX1
C
4
VCOOUT
7
CX2 D
10n 5
INH
11 10
R1 DEMOD
12 15
R2 ZENER
R1
15k 4046
R2 VOLTAGE=10V
100k FREQRANGE=10k

Figure 4 : Montage pour l’étude du VCO

1.3. Placez un générateur de tension de type DC sur la borne 9 pour avoir une
tension U0 continue
1.4. Editez les paramètres du CD4046 et choisir une alimentation 10V et une
plage de fréquence de Frequency range=10kHz Frequency offset=2kHz.
1.5. Allez dans le menu « Design » et choisir « Configure Power Rails » et
configurer correctement l’alimentation du circuit.
1.6. Mesurer la fréquence fs du signal de sortie Vs pour une tension d’entrée U0
prenant les valeurs : 0; 1 ; 2 ; 4; 6; 8; 9 ; 10 V.
1.7. Tracer la courbe donnant les variations de fs en fonction de la tension
d’entrée U0. En déduire K0, fmin et fmax.
2. Etude du comparateur de phase
2.1. On choisit le comparateur de phase CP1. On attaque l’entrée COMPIN par
un signal carré de fréquence 5kHz et d’amplitude 5V. On attaque l’entrée SIGIN
par un signal sinusoïdal d’amplitude 5V de fréquence 5kHz et déphasé de ϕ par
rapport à COMPIN.
2.2. On obtient le montage suivant (fig. 5) :
Vcomp1

U0 3 1
COMPIN PP
9 2
VCOIN PC1OUT A
R3
14 13
SIGIN PC2OUT B
VDD
15k
6
CX1 C
Vcomp2 U2 C1 4
7
1

VCOOUT D
7
CX2
3 5
INH
6 10n 11 10
R1 DEMOD
2 12 15
R2 ZENER

R1 4046
4
5

AD711 15k R2 VOLTAGE=10V C2

100k FREQRANGE=10k 10n +88.8
Volts
U2(V-)

Figure 5 : Etude du comparateur de phase

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2.3. Mesurez la valeur moyenne de la tension U0 à la sortie du filtre pour

différentes valeurs de ϕ=0, π/8, π/4, 3 π/8; π/2, 5π/8, 3π/4, 7 π/8, π.
2.4. Tracez U0 en fonction de ϕ. En déduire la constante Kd.

3. Verrouillage
3.1. Utilisez le montage suivant (fig. 6):

(+)
R4
+
15k

3 1
-
C2 COMPIN PP
AM FM 9 2
VCOIN PC1OUT
A
14 13
SIGIN PC2OUT
47n
B
6
CX1
C1 C
4
VCOOUT
7
CX2 D
5
INH
10n 11 10
R1 DEMOD
12 15
R2 ZENER
R1
15k 4046 R3
R2 VOLTAGE=10V 110k
100k FREQRANGE=10k

Figure 6 : détermination des plages de verrouillage et de capture

3.2. Augmenter fe de 0 à fmax, relever fbcap et fhv. Diminuer fe de f >> fmax à 0 et
relever fhcap et fvb. En déduire la plage de capture (Bcap) et de verrouillage (Bv). La
PLL est verrouillée lorsque les deux signaux sont synchronisés sur l’oscilloscope
et la fréquence de sortie est égale à celle de l’entrée et fe varie comme fs.
3.3. Comparer à la théorie.

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