Les architectures des processeurs
Principes de fonctionnement
L’architecture de type Von Neumann (1945)
Caractéristiques :
• L’information est codée en binaire et
représentée par un ensemble de mots.
• Les instructions et les données sont codées de
la même façon et sont dans la même mémoire.
• Les mots dans la mémoire se distinguent par
leurs adresses.
• L’utilisation d’un seul bus pour le transfert des
données.
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Les architectures des processeurs
Principes de fonctionnement
L’architecture de type Von Neumann (1945)
Caractéristiques :
• L’algorithme pour résoudre le problème est
réalisé sous forme de programme.
• Le programme est une suite des instructions.
• L’exécution séquentielle des instructions.
* Extraction de l’instruction;
* Décodage de l’instruction;
* extraction des opérandes;
* Exécution de l’opération;
* Stockage du résultat.
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L’architecture Von Neumann
Bus unique
Unité de Mémoire
commande
Programme
+
Données
ALU
UP UP
UP UP
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Les architectures des processeurs
Principes de fonctionnement
Définitions :
Instruction: ensemble de micro- opérations réalisées à un instant donné
effectuant une opération spécifique.
Micro- opération: une des actions réalisée au niveau du processeur lors de
l’exécution d’une instruction.
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Les architectures des processeurs
Principes de fonctionnement
Plusieurs catégories d’architectures Von Neumann selon la manière
d’adressage spécifiée dans l’instruction.
COP
COP Adr. Opérande 1
COP Adr. Opérande 1 Adr. Opérande 2
COP Adr. Opérande 1 Adr. Opérande 2 Adr. résultat
COP Adr. Opérande 1 Adr. Opérande 2 Adr. résultat Adr. Instr. Suiv.
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Le processeur
Unité centrale de traitement Mémoire centrale
CPU
Dispositif de sélection
d’adresse
Adr opérande Reg Adr Reg Mot
Adr instruction Mot mémorisé
CO RI
Unité de commande
Horloge Décodeur
opérandes
Reg d’état Séquenceur de commandes
Unité arithmétique
Unité de calcul et logique
Résultat
Registres
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Composition d’un processeur:
Mémoire centrale (programmes et données)
Unité centrale de traitement (exécution des programmes)
Unités d’E/S (échange d’informations avec les unités
périphériques)
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L’unité centrale de traitement
• L’unité de commande s’occupe de gérer
l’exécution d’un programme.
A – Deux registre importants :
1 – Le registre d’instruction ( RI ) : contient l’instruction en
cours d’exécution.
2 – Le compteur ordinal ( PC ) : contient toujours l’adresse de
la prochaine instruction à exécuter. Il est automatiquement
incrémenté (taille).
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RA Mémoire RM
CO (PC) RI
Décodeur
Séquenceur de
Horloge commandes
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B – Décodeur et séquenceur de commandes :
1 – Le décodeur est un dispositif de décodage des instructions.
C’est un circuit combinatoire qui permet à partir du champ du code
opération de l’instruction de générer les différents signaux nécessaires
à l’entrée du séquenceur.
2 – Le séquenceur de commande est un circuit séquentiel qui active les
Circuits nécessaires à l’exécution de l’instruction en cours. Cette unité
a besoin des signaux d’une horloge pour enchaîner les commandes
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• Séquenceur câblé : réalisé entièrement à base de
logique combinatoire et de la logique séquentielle
I Cop
Décodeur
N
S
T Séquenceur
R O
U P
C E
T R
I A
O N
N D
E
S Horloge
+ Plus rapide - Complexité de réalisation
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• Séquenceur micro programmé : réalisé entièrement à
base d’une mémoire ROM de pagination et de
microprogrammation.
Nécessite un compteur ordinal pour la lecture séquentielle
des micro commandes à partir de la mémoire de
microprogrammes.
+ simple à réaliser - Moins rapide
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La micro programmation
Cop Opérandes
Compteur ordinal
ROM de microprogrammes
de
pagination
Mémoire de
microprogrammes
micro-instruction
Signaux de commande
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L’unité arithmétique et logique
L’unité de commande
Autres reg.
R1
Registre
généraux
Rn
M M
Rg. d’état M
ALU
Rg. résultat
M M
Acc A Acc B
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Les registres
- Les registres arithmétiques (Acc)
- Les registres de base et d’index
- Les registres banalisés
- Le registre d’état (PSW)
- Autres registres comme : Rgs à décalage (shift reg)
Rgs pour op. à VF
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Le registre d’état (PSW)
Indique l’état du système après opération arithmétique ou logique
Les bits (drapeaux, flags) : indiquent l’état d’une condition particulière
dans le CPU
C V Z N I
C : Carry flag , Retenue
V : Overflow flag , Dépassement de capacité
Z : Zero
N : Negative
I : Interrupt mask
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Les modes d’adressage
Pour faciliter la programmation, les fabricants offrent toute une gamme
de méthodes pour adresser les opérandes. Le format des instructions
prévoit un champ dans le Cop dont les bits indiquent le mode choisi.
• Adressage direct Ad. effective
• Adressage indirect Ad. De l’Ad (plusieurs niveaux)
• Adressage immédiat l’opérande
• Adressage implicite Indiqué dans le Cop
• Adressage indexé Ad=Ch. Ad+Rgx
• Adressage basé Ad=Champ. Ad+Rgb
• Adressage relatif Ad=Champ. Ad+CO
• Une combinaison des modes
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Le registre pointeur de pile
SP – Stack pointer
# La pile est une zone de stockage organisé en LIFO.
# Le SP est un registre contenant le niveaux de remplissage
de la pile.
# 2 opérations fondamentales :
PUSH PULL
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Le registre pointeur de pile
SP – Stack pointer
* La pile est une structure dynamique.
* La pile conserve l’ordre de l’exécution des événements.
* En arithmétique la pile garde les op. et les rés. Int.
* En appel à des sous-routines la pile garde l’adresse
de retour.
* En traitement des interruptions la pile garde l’état du
Processeur.
* En appel aux procédures la pile est utilisé pour la
Passation des paramètres.
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Les mémoires
Dans un ordinateur deux caractéristiques essentielles :
La vitesse de traitement Capacité de mémorisation
Une mémoire : dispositif capable d’enregistrer, de concerver et de
restituer des informations codées en binaire.
La mémoire se caractérise par sa capacité, son le temps d’accès et
son coût par bit
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Hiérarchie des niveaux de mémoires
Coût / bits
Rg
CPU
Antémémoire
Mémoire centrale
Mémoire d’appui
Mémoires auxiliaires
Capacité Temps d’accès
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Bus
Processeur
2
M.
cache
UC Mémoire
Portes
centrale
Bus interne
3
ALU
1
Registres
Contrôleurs
De MP
périphériques
4
Mémoire
5
d’appui
MP
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Classification par mode d’accès
Mémoires à accès séquentiel
Mémoires à accès semi séquentiel
Mémoires à accès aléatoire
Mémoires à accès par le contenu :
Mémoire associative
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