Master Systèmes Embarqués
Travaux Dirigés-Pratiques (VHDL/FPGA).
Exercice 1
Cahier de charge.
Dans un distributeur de boissons on a 3 boutons qui commandent 3 électrovannes branchées à
3 cuves contenant des liquides (eau, cassis, menthe).
Le distributeur permet d'obtenir 3 boissons :
- E : eau
- C : cassis
- M : menthe
Si l'on veut un mélange, on appuie sur 2 boutons simultanément (e et c) ou (e et m) et on
introduit une pièce (p).
Tous les autres mélanges sont interdits.
L'eau est gratuite.
Pour toute fausse manœuvre (mélange interdit ou eau seule) la pièce est restituée.
- P : pièce restituée.
Question
1. Donner la fonction logique de E, C, M et P en fonctions de e1, c1, m1 et p1.
2. Dresser la table de karnaugh des quatre Fonction Logique E, C, M et P.
3. Donner les fonction logiques simplifiées.
4. Dessiner les logigrammes des fonctions logiques E, C, M et P.
5. Créer en VHDL et implémenter sur la carte FPGA une entité représentant les fonctions
logique simplifiées en utilisant un traitement de flots de données.
6. Créer en VHDL et implémenter sur la carte FPGA une entité représentant les fonctions
logique simplifiées en utilisant une description comportementale.
Exercice 2
Cahier de charge 1 :
On dispose, sur une automobile, de quatre commandes indépendantes :
Cv pour les veilleuses.
Cc pour les deux phares de croisements.
CR pour les deux phares de routes.
CA pour les deux phares antibrouillard.
Remarque : (Valeur 1 au travail, 0 au repos).
On note les états des lumières :
V pour les veilleuses.
C pour les feux de croisement.
R pour les feux de route.
A pour les feux antibrouillard.
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Pr. A MEZOUARI 2020/2021
Remarque : (Valeur 1 à l'allumage, 0 à l'extinction).
Les veilleuses n'étant pas comptées comme des phares, il est précisé que :
4 phares ne peuvent être allumés simultanément.
Les feux de croisement ont priorité sur les feux de route et sur les antibrouillards.
Les antibrouillards ont priorité sur les feux de route
Les veilleuses peuvent être allumées seules mais l'allumage des feux de
croisement ou des feux de route ou des antibrouillard entraine obligatoirement
l'allumage des veilleuses.
1. Donner la fonction logique des Sorties en fonctions des Sorties.
2. Dresser la table de karnaugh des quatre Fonction Logique V, C, R, A.
3. Donner les fonction logiques simplifiées.
4. Dessiner les logigrammes des fonctions logiques V, C, R, A.
5. Créer en VHDL et implémenter sur la carte FPGA une entité représentant les fonctions
logique simplifiées en utilisant un traitement de flots de données.
6. Créer en VHDL et implémenter sur la carte FPGA une entité représentant les fonctions
logique simplifiées en utilisant une description comportementale.
Exercice 3
Cahier de charge 1 :
(Réalisation d’un demi-additionneur d’un bit)
Il s’agit de créer en VHDL une entité représentant un additionneur de deux données d’un bit
pour satisfaire le tableau de vérité suivant :
A noter : Il s’agit d’un demi-additionneur, parce qu’il n’additionne pas la retenue du bit
précédent.
Question
1. Donner et Implémenter sur la carte FPGA le code VHDL correspond au demi-
additionneur décrit ci-dessus.
2. En utilisant le résultat de la simulation (temporelle) complétez les chronogrammes de
sorties s (somme) et rs (retenue sortante) dans la Figure ci-dessous et confrontez-les
avec le tableau de vérité du demi-additionneur.
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Pr. A MEZOUARI 2020/2021
Cahier de charge 2 : (Réalisation d’un additionneur complet fa (FA = Full Adder) sur un bit)
Il s’agit de créer en VHDL une entité représentant un additionneur complet sur un bit pour
satisfaire le tableau de vérité suivant :
A noter : Il s’agit d’un additionneur complet, parce qu’il additionne deux données d’entrée a
et b (chacune d’une largeur d’un bit) plus la retenue du bit précédent (re). Il faut deux demi-
additionneurs pour réaliser un additionneur complet.
Question
1. Créer en VHDL et implémenter sur la carte FPGA une entité correspond à un
additionneur complet.
2. Simuler le projet pour les chronogrammes d’entrées présentés dans la Figure ci-
dessous et complétez dans cette figure les signaux de sorties obtenus dans la
simulation.
3. Proposez le schéma d’un additionneur complet basé sur les demi-additionneurs.
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Pr. A MEZOUARI 2020/2021
Cahier de charge 3 : (Réalisation d’un additionneur complet sur 4 bits)
Il s’agit de créer en VHDL une entité représentant un additionneur complet sur 4 bits donné
par le schéma de la Figure ci-dessous :
Question
1. On se basant sur la description structurelle, créer en VHDL et implémenter sur la carte
FPGA une entité représentant l’un additionneur décrit ci-dessus.
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Pr. A MEZOUARI 2020/2021
