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TD3: Synthèse VHDL: Exercice 1

Ce document décrit deux exercices sur la synthèse VHDL. L'exercice 1 concerne la conception d'un registre à décalage à 3 bits avec chargement parallèle et remise à zéro asynchrone. L'exercice 2 porte sur la conception d'un décodeur binaire-7 segments et d'un multiplexeur pour l'affichage de chiffres.

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Mohamed Aziz Ben Romdhane
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TD3: Synthèse VHDL: Exercice 1

Ce document décrit deux exercices sur la synthèse VHDL. L'exercice 1 concerne la conception d'un registre à décalage à 3 bits avec chargement parallèle et remise à zéro asynchrone. L'exercice 2 porte sur la conception d'un décodeur binaire-7 segments et d'un multiplexeur pour l'affichage de chiffres.

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TD3 : Synthèse VHDL

Exercice 1
On veut réaliser un registre à décalage vers la droite à 3 bits et à chargement parallèle avec
une remise à zéros (RAZ) asynchrone (figure 2). Le décalage se produit sur les fronts
montants du signal d’horloge CLK, quand au chargement, il s’effectue sur le niveau haut du
signal LOAD. Chaque bit du registre correspond au schéma de la figure 1 constitué d’une
bascule D avec un RAZ asynchrone et d’un bloc de chargement (B_C).

1- Donner la description structurelle en VHDL du bloc nommé (B_C),


2- Donner le code VHDL de la bascule D,
3- A partir des questions 1 et 2, déduit la description VHDL de type structurelle du
circuit de la figure 1,
4- A partir de la question 3, proposer le code VHDL de type structurel du registre à
décalage à 3 bits de la figure 2,
(B_C)
X
Bascule D
Load
Z SET
D
Y

CLK
CLR

RAZ

Figure 1. Registre à 1 bit

1
Figure 2. Registre à 3 bit

2
Exercice 2

Soit le circuit de la figure 1, constitué par un décodeur qui permet la conversion de


données binaires en une forme se prêtant à un affichage numérique vers un afficheur 7
segments. Cet afficheur à une entrée de verrouillage notée « S » contrôlée par le circuit
du bloc CMD.

Sa
En1

Sb

Sc
En2
Décodeur
Sd
Binaire / 7 segments

En3 Se

Sf

En4 Sg

CMD

E1
E2 MUX
S
C
MUX
E3 MUX
E4

E5 sel1 sel2

Figure 1

1- Le décodeur (figure 2) permet de convertir les dix chiffres de 0 à 9 présentées


dans le tableau 1. Si l’entrée de verrouillage « S » est égale à ‘0’ les sorties des
segments Sa, Sb, Sc, Sd, Se, Sf, Sg seront étend, sinon si l’entrée « S » est égale à
‘1’ le décodeur fonctionne normalement.

2
Donner la description en VHDL du bloc nommé Décodeur ayant les entrées (A0,
A1, A2, A3), les sortie (Sa, Sb, Sc, Sd, Se, Sf, Sg) et l’entrée de verrouillage
« S ».

A3

A2

Entrées binaires Sorties


A0 A1 A2 A3
0 0 0 0
1 0 0 0
0 1 0 0
1 1 0 0
0 0 1 0
1 0 1 0
0 1 1 0
1 1 1 0
0 0 0 1
1 0 0 1

2- Donner la description en VHDL du bloc nommé MUX (figure 2) en utilisant des


instructions en mode séquentiel.

3
Figure 2

3- Donner la description en VHDL du du système de la figure 1

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