Université de Djelfa Faculté des sciences exactes et informatique Spécialité : Mathématiques et Informatique Module : Structure Machine 2 Chapitre II : Les circuits logiques combinatoires L. Introduction La transmission de données nécessite fréquemment des opérations de conversion, de transpostage et d’aiguillage. On utilise pour cela des cireuits combinatoires. Pour réaliser un circuit logique combinatoire, le concepteur doit utiliser plusieurs portes logiques élémentaires, Pour faciliter sa tache, les fabricants fournissent des circuits sous forme intégrés comportant chacun plusieurs portes a des degrés d’intégration différents Il existe plusieurs dispositifs logiques combinatoires couramment utilisé dans les systmes numériques. On peut citer les codeurs, les décodeurs, les transcodeurs, les_multiplexeurs, les démultiplexeurs, les comparateurs .. II. Définition La logique combinatoire conceme l'étude des fonctions dont la valeur de sortie ne dépend que de Vétat logique des entrées se traduisant par une modification de la valeur des sorties et non pas non plus de ses états antérieurs : & chaque combinaison des variables d'entrée correspond ‘toujours une seule combinaison des fonctions de sortie. x1 > 8: 2 Circuits [> 2 ° *| Combinatoires 7S %» ——| [-— Sa Figure 1 : Circuit combinatoire Ill. Les Codeurs 1. Définition Le codeur (ou encodeur) est un circuit logique qui posséde 2% voies entrées, dont une seule est activée et N voies de sorties. Il fournit en sortie le code binaire correspondant, code binaire 2" entrées2. Principe d’un codeur 4 voies d’entrées et 2 bits de sortie a, Schéma fonetionnel 4 entrées dont une seule (0 Représentation estactivéealafois — JAL *° Uwinaire de l'entrée Ms 2" ‘S1_| activée (n bits) Figure 3 : Schéma fonctionnel d’un codeur 4 voies d’entrées et 2 bits de sortie b. Table de vérité Entées Sorties ‘Codage 1 parmi 2" | Nombre binaire den As | Aa | Ai | Ao Si So ofoto tt 0 0 ofolito 0 1 o{1[olo 1 0 pope toy 7 i ¢. Equation des sorties Sy=I si (Ag=1) ou (Ag=1) ; S=A2tAs So=l si (Ai=1) ou (As=1) ; So=ArtAs d, Logigramme Figure 4: Schéma du logigramme d’un codeur, Si nous activons simultanément les entrées Ay et Az du codeur ci-dessus, les sorties S1So présente le nombre 11 qui ne correspond pas au code de Time ou de Tautre des entrées activés. C'est plutdt le code qui représente activation de As,Pour résoudre ce probléme on utilise un codeur de priorité qui choisit le plus grand nombre lorsque plusieurs entrées sont activées a la fois, Exemple, lorsqu’A1 et Ao sont activées simultanément $)So sera égale & 10 qui représentent Tactivation de AO. 3. Codeur de priorité C’est un dispositif qui réalise le codage du numéro le plus élevé dans le cas ou plusicurs entrées seraient actionnées. Pour cette raison, ce codeur posséde des circuits logiques en plus, de sorte que le code de sortie choisi quand deux entrés sont actives soit celui qui correspond au nombre supérieur Table de vérité Entrées: Sorties B62 ]416 1416 1£ ]£ [5 [8 [ss 0 0 Oo 0 0 0 0 0 0 0 0 0 [0 a [0 [0 fo [oo [oo [1 Jo [0 jo [1 0 0 Gj 0 0 0 0 1 x [oO 0 1 0 0 0 0 0 0 0 1 x x 0 0 1 1 0 0 oO 0 0 1 x x x 0 1 0 [0 0 0 0 0 1 x x x x 0 1 oft 00 (0 | [x ix [xx |x jo [1 [1 jo 0 0 1 xX [x x x x x 0 1 1 1 0 1 x X [x x x x x 1 0 o jo 1 x x xX [x x x x x 1 0 o [1 4, Codeurs en circuits intégrés a, Codeur BCD de priorité 74147 Le circuit intégré 74147 est un codeur de priorité a 9 entrées. Il est actif a I’état bas et produit la sortie le code BCD inversé. ‘Table de vérité Sorties, Ey &£ |p |e |B la 0 xX [x xX [x x X [x x 0 1 1 0 10 [x [x [x px [x [x [x fo pr rt 1 1 0 xX [x x xX ix x 1 0 0 [0 1 1 1 0 x x xX [x x 1 0 o fi=|=[e]=]=]=| —|—|-|-|eT I x x 0 T I I Les sortie de 71747 sont & 1 quand aucune des entrés n'est son niveau vrai (bas), cela correspond au code inversé du chiffre 0. Pour obtenir le code B.C.D 4 partir des sorties de 74147, il faut ajouter un inverseur 4 chacune des sorties. b. Codeur prioritaire a 3 bits 74148 Le 74148 est un codeur de priorité huit entrés, actifs I’état bas. Le code de sortie est un code en binaire inversé, C’est un codeur trés utile car il permet non seulement le codage d’un nombre & huit entrées mais un nombre supérieur. © Table de vérité Entrées sorties Both [hk ih th jh th th th La TA LANG 1 x OX ix [x ox |x |x ox 1 1 1 1 ii | ojo (xX [x [x ox |x |x ox |0 0 jo jo a | Oo Xk kk kek oo fo of) 10 [x_|x |x |x ox 10 JI jo jo 11 Ook fo oa ok ek ooo 0 1 1 1 1 1 {0 [x ox 1 0 1 jo i | oa a fo oo] CO CO © Schéma interne du circuit intégréFigure 5: Schéma interne du circuit intégré Ce codeur posséde en plus des entres classiques du codeur de priotité, trois broches supplémentaires E, Ect G, . Le réle de chacune de ces broches est décrit ainsi . Si entrée E, = 1 alors le codeur n’est pas validé et les sorties A, = A, sont & 1 quelles que soient les entrés. . ‘Si l’entrée Z, =0 alors le codeur est validé et fournit le code correspondant a l’entrée prioritaire qui se trouve & I’état bas. + Silentrée FH, =0, et si toutes les entrés I, sont & I(pas d’informations sur les entrées), alors Isortie Z, est l'état bas, . Les conditions G=0 et 0 .indiquent la présence d’au moins une information sur une entrés Mise en cascade de circuits intégrés 74148 Pour réaliser le codage binaire dans un systéme & plus de huit entrées, on peut mettre plusieurs codeurs 74148 en cascade. Exemple : Réalisation d’un codeur prioritaire & 4 bits par assemblage de deux codeurs & 3 bitsBO ss Figure 6: Réalisation d'un codeur prioritaire a 4 bits par avec deux codeurs 43 bits 74148, IV. Les Décodeurs 1. Définition et fonctionnement ‘Un décodeur est un circuit logique combinatoire qui a une entrée binaire de n bits permettant 2° combinaisons et M sorties telles que 2°>M. code binaie, Nbits whl! Suivant le type de décodeur, la sortie peut traduire deux fonctions: > Convertisseur de code 4 un code de sortie d'entrée correspond un code de sortie. Exemple: Un décodeur binaire octal posséde 3 bits dentrés permetiant 2°-8 combinaisons pour activer chacun des 8 sortie de l'octal. > —— Sélecteur de sortie: Une seule sortie parmi les M disponibles est activée & Ia fois en fonction de la valeur binaire affichée 4 Tentré. Ces fonctions permettent dactiver (sélectionner) un circuit intégré parmi plusieurs. 2. Principe d’un décodeur 1 pari al'entrée car c'est 2°=4 Pour pouvoir activer toutes les 4 voies on a besoin de 2so 2 bits permettant {EO S1 2a4 Bh 82 combinaison 33 igure 8: Sel 1a de pI ipe d’un décodeur a, Table de vérité Une seule sortie parmi les 4 est la fois ‘Table de fonctionnement ‘entrée Codage 1 parmi 4 sorties 0. Ss Sr Si 0 0 0 0 0 1 0 1 0 1 0 0 0 ¢. Logigramme ‘igure 9 : Schéma de logigramme d'un décodeur Remarque: Certains n'utilisent pas toute la gamme de 2" combinaisons d'entrées possibles. C'est le cas du décodeur DCB décimal qui a 4 bits d'entrée et 10 sorties donc une seule est active dans chacune des 10 représentations du DCB. 3. Synthase de décodeurs DCB 7segments Les 10 chifftes décimaux (0 a 9) et parfois les caractéres de hexadécimal (A a F) peuvent étre configurés au moyen de 7 segments (voir ci-dessous). Chaque segment est constitué dun matériau qui émet de la lumiére lorsqu'il est traversé par un courant, Les matériaux les plusutilisés sont les LED et les filaments incandescents. Figure 10: Disposition des 7 segments a, Table de vérité [a Ta [a Ja [A JB Je |P G ‘Aflichage 00 10 jo fi jt fi) fi} i fio 0 00 10 |i Jo [1 [1 [0 0 [0 0 1 oo fe fr fo fo 2 [oo TT 1 Tit fi ji jo fo 3 fo 0 JoJo foe + foot ee 5 ott jo foo ft tt fr 6 oo a i fr fr foo fo 0 7 a 8 1 fo fo oo 2 4, a, +, A, A, + 4,0, i ly + Ay ty tal yy hy dh, + dy th, + Ug ey eh, lsh & ob ol wl Ale 4. Décodeurs en circuit intégrés a. Décodeur B.C.D 7442 Le décodeur B.C.D est un décodeur a quatre bits d’entrée et 4 dix sorties, l'une d’entre elles tant seule validée & zéro. Les dix combinaisons de sortie sur les seize possibles sont employées pour désigner les dix chiffres décimaux 0 4 9,© Table de vérité Entrées B On note que pour toute combinaison supérieur a 9 (1001) a V’entrée, aucune sortie n’est validée (toutes les sorties sont & état haut), b. Décodeurs de grande capacité Compte tenu du nombre limité de connexions sur un circuit intégré, il est souvent utile de mettre en cascade les décodeurs pour permettre le décodage d’un grand nombre de combinaisons. Grace aux entrés de validation, on peut augmenter notablement la capacité du systéme de décodage. Réaliser un décodeur | parmi 16 & l'aide de décodeurs | parmi 8 Solution Accroissement de capacité de décodage par assemblage de deux décodeurs 3 bits pour réaliser un seul décodeur a 4 bits. Deux décodeurs traitent en paralléle les bits cz, e1, co . Le bit es sélectionne les sortis celui qui doit étre actif!V. Transcodeur 1. Définition ‘Un transcodeur transforme une information disponible en entrée sous forme donnée (généralement un code) en la méme information, mais sous une autre forme (généralement un. autre code). I existe trois types de transcodeurs = ze | = af: i i Codeur (encodeur) Décodeur "Transcodeur igure 12 : Schéma d’un transcodeur Les deux plus importantes applications des transcodeurs sont : la conversion de code et Vaffichage par segment. 2. Conversion de code a. Transcodeur binaire Gray Pour passer d’un code & un autre, on utilisera un convertisseur de code. A titre d’illustration ‘nous allons étudier le transcodeur binaire Gray. 10Cherchons le circuit d’un transcodeur qui permet de convertir le code binaire 2 bits par exemple en code Gray. BW. BL 1 Figure 13 : Transcodeur binaire Table de vérité ENTREES SORTIES B, Bo Gy Go 0 0 0 0 0 1 0 1 1 0 1 1 1 1 1 0 Equations de sorties G,=B,By + BB, =B, G,=B, B+ BB, =B, OB, Logigramme By, By Gi b. Transeodeur BCD —7 segments Un domaine d’application considérable des transcodeurs est celui de la conversion de donné Dinaire en une forme se prétant 4 un affichage numérique. Les dix chiffres 0 a9 sont affichés au moyen d’un dispositif appelé afficheur a 7 segment Iumineux qui sont des diodes lectroluminescentes (D E L).les variables A,B,C,D sont écrites en BCD les variables de sortie a,b,¢,d,e,f,g correspondent a chacun des segments de lafficheur. uchaque segment Figure 14 : Schéma fonctionnel de transcodeur BCD 7 segment Table de vérité Chiffres[ABCD[T a b [ « | d@ [ e | f [ g o | 000 [1] 1 T T T 10 7 [oo [ol 1 1/ofolfolfo 2 [ooo [1 [1 oft 1 0 1 3 [oo [i]t 1 1 o ToT 4 | o00 [ol] t I ofe]i 1 s_loo [i> oft I ot T 6 [owl[i;o |i 1 1 1 1 7 fom [att I 0 [ooo s [1000 [1 [1 1 1 1 1 1 Fa 1 1 0 1 1 Pour obtenir les équations logiques de ce transcodeur, il faut établir le diagramme relatif & expression de chaque segment. On aura sept diagrammes. Etant donné que les 0 sont moins nombreux que les 1 dans ce diagramme de a,b,c.d,e,f,g correspondant a extinction des segments, BABA | #4 | BA BA|BA| 4 | BA Delt Tr it pe lk UL it ft 5. pe |) i) (ey De [xX x pe |! |! |x |x b= ABC+ABC A|BA| BA | BA 0 1 1 T 1 x x 0 x x ABC+ABC+ABC 12BABA | 24 | BA pe fw jr it bef Pye Dc |X [|X x | pel! |i |x [x g ©. Transcodeur B .C.D- 7 segments en circuits intégré : MC-144495 Le MC-144495 est un transcodeur trés souvent utilisable avec les afficheurs 7 segments. Les sorties de ce transcodeurs et actives 4 état haut, pour cela il faut utiliser des afficheurs 7 segments & cathodes communes (la cathode commune est relié a la masse) Table de vériti Lr | BI | LE Fonetionnement ox 7x Les 7 segments sont alums 1.07 x Les 7 segments sont Geints T_|_1 | 1 | Verrouillage des 7 segments sur le code entrée 1 [1to ‘Aifiche en hexadécimal le code d'entrée VI. Multiplexeur 1. Définition 13Le multiplexeur (MUX) est un sélecteur de données qui. permet d’aiguiller & Vaide des entrées de sélection (Ci, Cay... Ca) des données de provenances diverses (F}, Fz,..., Ea) vers une seule sortie §. L’entrée sélectionnée est définie par son adresse. J» sortie adracce vie) Figure 16: Multiplexeur 2° vers 1 Décimale [Cn | C2 [C1 [8 0 0 (0 [0 [£0 1 oo |i [er 2 o ji jo |B 3 oi ji [Bs 2n-1 1 [i [ro 2. Applications des multiplexeurs > Conversion paralléle/série : aiguiller les informations présentes en paralléle & l’entrée du MUX en des informations de type série en sortie ; toutes les combinaisons d’adresses sont énumérées une par une sur les entrées de sélection. > Realisation de fonctions logiques : toute fonction logique de N variables est réalisable avec un multiplexeur de 2" vers 1 a, Multiplexeur a 4 entrées (4 vers 1) Un multiplexeur 4 vers 1 est un circuit logique qui est formé de 4 entrées Eo, E), Ep, Es qui sont transmises selon le choix indiqué par l'une des quatre combinaisons possibles des sorties de sélection CpetC; ‘Table de fonctionnement Décimale | Co | Gi |S 0 0 [0 |b 1 0 [i Teh 43 1 1 | Es Equation boolienne de sortie S=CGEA+GGE+C GE +C.C,E, Circuit logique (as ramme d’un multiplexeur sure 1 b. Multiplexeur en circuit intégré Multiplexeur 4-vers-1 : 74153 Multiplexeur 8-vers-1 : 74151 Multiplexeur 16-vers-1 : 74150 VII. Démultiplexeur Le démultiplexeur réalise linverse d’un MUX : il aiguille une seule entrée vers une parmi 2° vois de sorties. Les démultiplexeur fonctionnent comme un commutateur. Is comportent une entrée de donné E, n entrées de sélection (Ci, C2,..., Ca) et 2" sorties (Si, S2...., $2") Peres ie) Figure 18: Démultiplexeur 1 vers 2" 15Les démultiplexeurs sont surtout utilisés dans les conversions série - paralléle, Ils peuvent aussi faire office de décodeur. ‘Table de vérité Décimale [Cu [C2 [Ci [Si |S: si" 0 eo 0 I se 0 2 of jo jo 0 0 3 ee 0 0 Bel Top E Remarque Dans certains eas on trouve : 5, & 1 lorsqu’elles ne sont pas sélectionnées a la place de 0 E Alapalace de E dans les $;, lorsqu’elles sont sélectionnés. ‘Démultiplexcur en circ Démultiplexeur (décodeur) 8-vers-1 :74138 Décodeur /démultiplexeur : 74154 VIII. Comparateur C’est un circuit permettant de comparer 2 mots de n bits chacun en indiquant sur ses sorties $1, S2 ou Ss si le premier mot est égal, plus grand ow plus que le second. 1. Comparateur 2 bits ay { ar S\(A=B) Comparateur [ @>B) { bo Sx(ASB) by Figure 19 : Schéma fonctionnel de comparateur 2 bits ‘Table de vi bi Bo ay a Si Se Si 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 16je|-|-|-]o]e]+|-]e]e]e]- ~|-|e}e]+|+e}e]-]|<}<| jelelele|+|eele}-||e}e| Equations logiques de sorties S, = aa Dib +a,[Link], +40, By + aya,bh =, Ob,)+(@, OB) S,= ag bh aah rag bR + aah ah ahh +aa.d, S,=54S, Comparateur en circuit intégrés 7485 TTL (Bbits) 5485 TTL (8bits) 40 05 CMOS (8bits) IX. Les Additionneurs et les soustracteurs 1. Addition binaire a, Demicadditionneur Addition et soustraction sont deux opérations arithmétiques de base. Commengons par Vaddition de deux nombres binaires, la soustraction sera étudiée dans Ie prochain paragraphe. En base 2 l'addition de deux bits s'écrit 0+0=00 o41=01 1+0=01 141 Comme en décimal, nous devons done tenir compte d'une éventuelle retenue (carry). La 0 figure ci-dessous montre la décomposition de l'addition de deux nombres binaires de quatre bits. 7as ap | a | ag Nombre A +bs_|b2_| bi | bo Nombre B 8s |s2 | si | so Somme S=A+B ty Retenues LU Lladdition des deux bits de plus bas poids (LSB : Least Significant Bit) ap et bo, donne un résultat partiel sp et une retenue ro, On forme ensuite la somme des deux bits aj et by et de la retemue ro. Nous obtenons un résultat partiel s; et une retenue r. Et ainsi de suite, nous obtenons un résultat sur quatre bits $ et une retenue rs. Considérons la cellule symbolisée sur la figure suivante, comptant deux entrées A et B, les deux bits & sommer, et deux sorties D le résultat de la somme et C la retenue, A c Additionneur B D Ce circuit, qui permettrait d'effectuer addition des deux bits de plus bas poids est appelé demi-additionneur (Half-Adder). Ecrivons la table de vérité de celui-ci : ‘Table de vérité =)=|e]=]>] SSser =lelelelal S|-|=le]5) Equations des sorties Si nous écrivons ces deux fonctions sous leur forme canonique il vient : (D=AB+AB C=AB ‘Nous reconnaissons pour la sortie D une fonction OU exclusif, done : 18Logigramme Ce qui peut étre réalisé par le circuit schématisé sur le logigramme de la figure suivante, : to b. Additionneur complet 1 faut en fait tenir compte de la retenue des bits de poids inférieurs, un circuit additionneur doit done comporter trois entrées et deux sorties, comme représenté sur la figure suivante, B— Additionneur Ce serait possible en combinant deux demi-additionneurs comme présenté par la figure 5. En pratique pour minimiser le nombre de composants, ou de portes dans un circuit intégré, un tel additionneur est réalisé directement, R Demi- s addition A : neur | & > B 19Les entrées A et B représentent les bits & additionner et R le report de la retenue de l'addition des bits de poids inférieurs. La sortie $ représente le résultat de la somme et C la retenue, La table de vérité de ce circuit est la suivante Table de vérité A[BIRISTC 00 fo foro ojo |i [ijo} oft [o [to oft fi jor 1 [0 [o [i jo ro [i fol ifr fo fol ipo Equation logiques de sorties A partir de cette table nous pouvons éerire pour $ et C les expressions booléennes suivantes f ABR+ABR+ABR+ABR IC =ABR+ABR+ABR+ABR Nous pouvons simplifier expression de C en utilisant un tableau de Kamaugh : AB oo or 10 0 1 1 IE Nous en déduisons : C=AB+AR+BR Le bit de carry est égal & 1 si au moins deux des entrées sont & 1. D'autre part, nous pouvons remarquer qu'intervertr les 0 et les I dans Ia table 2 revient a permuter les lignes 1 et 8, 2 et 7, 3 et 6, 4 et 5. La table de vérité reste globalement invariante par inversion des entrées et des sorties, nous avons done = CHAB+AR+B.R A partir de cette relation, qui peut également étre démontrée en appliquant lalgébre de Boole, nous pouvons éerire : ‘A.C = ABR _ B.C=ABR>A+B+0).C RC = ABR 20Ce qui nous permet de réécrire lexpression de S : S=(AtB+R).C+ABR La figure 24 donne un exemple de réalisation d'un additionneur 1 bit bas¢ sur deux portes AOI (AND OR INVERT), c'est-i-dire un ensemble de portes ET suivies d'une porte NON- ‘ou. Logigramme Figure 24: Logigramme d'un additionneur complet 2. Soustraction a. Demi-soustracteur La table de vérité pour un demi-soustracteur (ne tenant pas compte d'une éventuelle retenue provenant des bits de poids inférieurs) est la suivante : Table de vérité A]B]D|C ojo 0]0 oli iiqt Tjo|1|0 T]i Joo Equations logiques de soties Od D représente le résultat de la soustraction A ~ B et C la retenue, Nous en déduisons les expressions logiques définissant D et C Logigramme 2Figure 25 : Logigramme_un demi soustracteur ‘Nous pourrions maintenant étudier un soustracteur prenant en compte la retenue. Nous allons, plutot tirer parti de certaines propriétés de la numération binaire pour traiter de la méme maniére l'addition et la soustraction, b. _Additionneur-soustracteur Nous savons qu'avee un mot de n bits nous pouvons représenter un entier positif dont la valeur est comprise entre 0 et 2"~', Le complémentaire d'un mot de n bits est obtenu entre prenant le complément de chacun des n bits. Ainsi, si nous sommons un nombre et son complément nous obtenons un mot dont tous les bits sont a 1. C'est A+A Attention : dans ce paragraphe le signe + représente lopération addition et non la fonction ma logique OU. Nous pouvons encore éerire : -A=A4+1-2" Mais sur n bits lentier 2" est identique & 0 2" = 0 (bits) Crest-i-dire quil est possible d’écrire un nombre entier négatif comme le "complément a 2" de sa valeur absolue :—A = A +1 ‘Nous reviendrons sur les divers codages des entiers signés plus tard. Nous pouvons utiliser cetle propriété pour écrire la soustraction de deux mots de n bits sous la forme suivante : A-B=A+B41-2"= A+B+1(nbits) Ce résultat conduit au schéma de principe présenté sur la figure 13 combinant les fonctions addition ct soustraction. Celui-ci est basé sur l'emploi d'un additionneur n bits et d'un rmultiplexeur 4 deux lignes d'entrée. Nous étudierons ce type de circuit un peu plus loin dans ce chapitre, Selon le code opération © (0 pour une addition et 1 pour une soustraction) ce multiplexeur permet de sélectionner une des deux entrées, Bou son complémentaire. Le code opération est également injecté sur lentrée report de retenue de l'additionneur. Pour simplifier 22le schéma et éviter de représenter n lignes de connexion paralléles, on ne matérialise qu'une seule ligne, Celle-ci est barrée et accompagnée dune valeur qui indique le nombre réel de ‘connexions. —S==—— A ag Par =f: | Figure 26: Additionneur soustracteur