UNIVERSITE A.

MIRA DE BEJAIA
Faculté de Technologie
Département d’Electronique
• Module : Logique et Calculateurs / Electronique Numérique
•
•
Niveau : 3N6 / Licence LMD
Année Universitaire : 2008/2009 « Logique Combinatoire »
Mrs : A.MEKHMOUKH / N.NASRI

Suite de la série N° 03
 Exercice N° 08 :
EL

1) Comparateur 2 bits :
Les équations logiques :
Soient x et y les deux bits à comparer :
𝑆𝑆 = 𝑥𝑥𝑦𝑦�
x y S(>) E(=) I(<)
𝐸𝐸 = 𝑥𝑥̅ 𝑦𝑦� + 𝑥𝑥𝑥𝑥 = 𝑥𝑥 ⊙ 𝑦𝑦
EC
0 0 0 1 0
0 1 0 0 1 𝑆𝑆 = 𝑥𝑥̅ 𝑦𝑦
1 0 1 0 0
1 1 0 1 0
TR
O

Comparateur 2 bits
N
2) Comparateur de 2 nombre A et B de 2 bits chacun :

a1 a0 b1 B0 S E I
IQ
0 0 0 0 0 1 0
0 0 0 1 0 0 1
0 0 1 0 0 0 1
0 0 1 1 0 0 1
0 1 0 0 1 0 0
U
0 1 0 1 0 1 0
0 1 1 0 0 0 1
0 1 1 1 0 0 1
1 0 0 0 1 0 0
E
1 0 0 1 1 0 0
1 0 1 0 0 1 0
1 0 1 1 0 0 1
1 1 0 0 1 0 0
1 1 0 1 1 0 0
1 1 1 0 1 0 0
1 1 1 1 0 1 0
Donc :

1
 𝑆𝑆 = � 4,8,9,12,13,14

𝐸𝐸 = � 0,5,10,15

𝐼𝐼 = � 1,2,3,6,7,11

• Tableau de Karnaugh :
EL
a1 a0 00 01 11 10

b1 b0
1 1 1
00 𝑺𝑺 = 𝒂𝒂𝟏𝟏 ���
𝒃𝒃𝟏𝟏 + 𝒂𝒂𝟎𝟎 ���
𝒃𝒃𝟏𝟏 ���
𝒃𝒃𝟎𝟎 + 𝒂𝒂𝟏𝟏 𝒂𝒂𝟎𝟎 ���
𝒃𝒃𝟎𝟎
1 1
EC
01

11
1
10
TR
Pour l’égalité E :

𝑬𝑬 = (𝒂𝒂𝟎𝟎 ⊙ 𝒃𝒃𝟎𝟎 )(𝒂𝒂𝟏𝟏 ⊙ 𝒃𝒃𝟏𝟏 )

O

Pour I :

a1 a0 00 01 11 10
N

b1 b0
IQ
00 ���𝒃𝒃
𝑰𝑰 = 𝒂𝒂 ���𝟏𝟏 ���𝒃𝒃
𝟏𝟏 𝟏𝟏 + 𝒂𝒂 𝒂𝒂𝟎𝟎 𝟎𝟎 + 𝒂𝒂𝟎𝟎 𝒃𝒃𝟏𝟏 𝒃𝒃𝟎𝟎
1
01
1 1 1
11
1 1
U
10
E
3) A l’aide d’un 7485 et des portes logiques : a2
a1 a3 a4

a0 Comparateur 2 bits S S

b0 (1 question)
E 7485 E
I I

2
b1 b2 b3 b4
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Mrs : A.MEKHMOUKH / N.NASRI
 Exercice N° 09 :

Le demi-additionneur possède deux entrées (x et y) et deux sorties (R et S). S correspond au bit de rang
zéro du résultat de l’addition binaire de x et y, R au bit de rang 1 (retenue).
EL

( HA : half-adder en anglais)
EC
TR
O
N
IQ
Deux réalisations du demi-additionneur dont x et y sont les entrées, S est le bit de somme et R celui de
Retenue ; et représentation schématique.

• Additionneur complet :
U
E

Additionneur complet : table de vérité, schéma détaillé et schéma synthétique.

3
Un additionneur complet s’obtient en enchaînant des demi-additionneurs de manière à propager correctement
la retenue.

On obtient selon le même principe le circuit effectuant un complément à deux :

CV=CR+1
EL
EC

a) Demi-soustracteur :

Le demi-soustracteur est défini par la table de vérité suivante (le bit Bi est retranché au bit Ai)
TR
O

On a donc :
N

D’où le circuit logique :

IQ
U
E
b) soustracteur binaire complet (ou étage de soustracteur) selon deux modes :

i. avec deux demi-soustracteurs :

Pour obtenir un soustracteur binaire complet il faut prendre en compte l’éventuelle retenue précédente R i-1 .

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La table de vérité est :

EL
EC

D’où le circuit : HS : half soustractor

TR
O
Ce schéma correspond au fait que le soustracteur est réalisé en :
(1) retranchant Bi de Ai (1er demi-soustracteur) ;
(2) puis en retranchant R i-1 de la différence obtenue.
N

Avec un demi-additionneur et un demi-soustracteur.

IQ
Une autre manière de procéder consiste à :

(1) additionner Bi et R i-1 avec un demi-additionneur (cette opération peut évidemment engendrer
une retenue) ;
(2) puis en retrancher le résultat obtenu de Ai.
U

Cela est obtenu par transformation des fonctions logiques :

E

5
D’où le circuit :

c) Réaliser un soustracteur parallèle pour mots de 8 bits :

On utilise 8 soustracteurs complets (FS : Full Soustractor) :
EL
EC

d) Add/ Sous ( 4 bits) à l’aide d’un 7483 :

C=0 Addition: A+B

TR

C=1 Soustraction A-B=A+CV(B)=A+CR(B)+1

𝑐𝑐 = 0 𝑐𝑐 ⊕ 𝑏𝑏𝑖𝑖 = 𝑏𝑏𝑖𝑖 Donc : A+B

𝑐𝑐 = 1 𝑐𝑐 ⊕ 𝑏𝑏𝑖𝑖 = 𝑏𝑏�𝑖𝑖 Donc : A-B

O
N
a0 a1 a2 a3

C C in Cout
IQ
7483 Sommes : S0 S1 S2 S3
U
E
b0 b1 b2 b3

 Exercice N° 10 : (c’est à vous de le faire)

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 Exercice N° 11 :

−7 ≤ 𝐴𝐴 ≤ +7

CV(A) = CR(A) +1
EL

𝑎𝑎 ⊕ 0 = 𝑎𝑎

𝑎𝑎 ⊕ 1 = 𝑎𝑎�
EC

b0 b1=0 b2=0 b3=0

Bit de signe

C=0 C in Cout
TR
7483 |A|
O

a0 a1 a2 a3
N

 Exercice N° 12 :
IQ
U
E

C1 C0 S
0 0 A.B
0 1 A+B
1 0 𝐴𝐴 ⊕ 𝐵𝐵
1 1 𝐴𝐴̅