REPUBLIQUE ALGERIENNE DEMOCRATIQUE ET POPULAIRE

MINISTERE DE L'ENSEIGNEMENT SUPERIEUR ET

DE LA RECHERCHE SCIENTIFIQUE

UNIVERSITE FRÈRES MENTOURI CONSTANTINE

FACULTE DES SCIENCES DE LA TECHNOLOGIE
DEPARTEMENT D'ELECTRONIQUE

N° attribué par la bibliothèque

/ / / / / / / / / /

THÈSE
Pour obtenir le grade de
Docteur en sciences en Electronique

Spécialité "Semi-conducteurs"

Présentée par :
RACHIDA BENSEGUENI

Titre :
Contribution à l’étude du transport électrique
à travers des oxydes très minces (<10nm)
dans des structures MOS

Jury :
Président : Mr Abdelmadjid BENGHALIA Prof. Univ. Mentouri Constantine

Directeur de thèse : Mme Saida Latreche Prof. Univ. Mentouri Constantine

Membres : Mme Cherifa AZIZI Prof. Univ. Oum- El - Bouaghi

Mr Ramdane MAHAMDI Prof. Univ. Batna

Mme Saida REBIAI Prof. Univ. Mentouri Constantine

Soutenue le : 08/ 12 / 2016

 A mes parents Kaddour et Yamina
A mon mari Ahcene
A mes adorables enfants Ghada et Mouatez
A toute ma famille
Et tous ceux qui me sont Chers
 Avant-propos
Ce travail a été effectué au Laboratoire Hyperfréquence et semi-conducteurs LHS
institut d’électronique, université Mentouri de Constantine.

Avant tout propos, Je remercie ALLAH le Tout-puissant de m’avoir donné le courage,

la volonté et la patience de mener à terme ce présent travail.

Je ne saurais, réellement, trouver les expressions éloquentes que mérite mon encadreur
de thèse, Madame Saida LATRECHE Professeur à l’université Mentouri de
Constantine, qui a su me guider et être disponible tout au long de ce travail. Je la
remercie de la confiance qu'elle a placée en ma personne et de son soutien infaillible.

Qu’il me soit permis d’exprimer ma profonde gratitude à Monsieur le professeur

Abdelmadjid BENGHALIA pour m’avoir offert l’opportunité de présider ce jury.

Je remercie également Madame Cherifa AZIZI Professeur à l’université d’Oum el

Bouaghi, et Monsieur Ramdane MAHAMDI Professeur à l’université de Batna,
pour l’honneur qu’ils m’ont fait en acceptant la lourde tâche de rapporter ce travail de
thèse. Qu’ils trouvent ici le témoignage de ma gratitude pour leurs participations au
jury.

Je suis particulièrement reconnaissante à Madame Saida REBIAI Professeur à

l’université de Constantine pour avoir accepté d’examiner ce mémoire et d’en être le
rapporteur.

J’associe à mes remerciements tous les membres du laboratoire LHS, de l’université

Constantine pour leurs gentillesses et leurs disponibilités.

Enfin, j’exprime mes remerciements à mes parents, mon mari, mes enfants, mes
frères et mes sœurs et toutes mes amies qui m’ont apporté leur soutien, de près ou
de loin, et contribuer d’une manière ou d’une autre à mon épanouissement dans un
climat studieux et plein de sérénité ce qui m’a beaucoup aidé dans l’accomplissement
de ma tâche et l’heureux aboutissement de ce travail.
 Sommaire

SOMMAIRE

Liste des figures………………………………………………………………….. I

Liste des tableaux………………………………………………………………... IX
Introduction générale……………………………………………………………. 1

Chapitre 1 Le transistor MOS à effet de champ : 6

miniaturisation et nouveaux matériaux

I.1. LE TRANSISTOR MOSFET CONVENTIONNEL 8

I.1.1. Structure de base………………………………………………………….. 8
I.1.2. Principe de transport des porteurs dans le canal…………………………... 9
I.1.2.1. Effet de champ ……………………………………………………........ 9
I.1.2.2. Mobilité des porteurs dans le canal……………………………………. 11
I.1.3. Graphe ION/IOFF……………………………………………………..... 14

I.2. MINIATURISATION ET LIMITES 18

I.2.1. Intérêt de la miniaturisation………………………………………………... 18
I.2.2. Phénomènes physiques liés à la réduction d‟échelle………………………... 19
I.2.2.1. Les effets canaux courts…………………………………………………. 19
I.2.2.2. Les fuites de grille……………………………………………………... 21
I.2.2.3. La déplétion de la grille……………………………………………… 23

I.3. SOLUTIONS TECHNOLOGIQUES 24

I.3.1. Innovations architecturelles actuelles……………………………………… 25
I.3.2. Introduction de nouveaux matériaux……………………………………… 26
I.3.2.1. La grille métallique ………………………………………………….. 26
I.3.2.2. Génération de la contrainte mécanique dans le canal du MOSFET……. 27
I.3.2.3. Incorporation de l‟oxyde de forte permittivité „High-k‟ …………………. 28

I.4. CONCLUSION………………………………………………… 29
Références bibliographiques…………...……………………..…….. 30

I
 Sommaire

Chapitre II Génération De Contraintes Dans Les 36

Dispositifs MOS

II.1. IMPACT DES CONTRAINTES MECANIQUES EN 38

MICROELECTRONIQUES
II.1.1. Effets néfastes des contraintes mécaniques en microélectronique………… 38
II.1.2. L‟ingénierie des contraintes mécaniques : une source de progrès en
microélectronique………………………………………………………….. 42
II.1.2.1. Ingénierie de substrats : canaux épitaxiés…………………………….. 43
II.1.2.2. Contraintes induites par le procédé (process induced stress)…………. 43
II.1.2.2.1. Contrainte généré par le procédé STI…………………………… 44
II.1.2.2.2. Contrainte imposée par les couches de siliciures ………………... 44
II.1.2.2.3. Couche d‟arrêt de la gravure des contacts CESL………………… 45
II.1.2.2.4. Couches SiGe ou SiC enterrés dans les régions source-drain……. 46

II.2. UTILISATION DES CANAUX EPITAXIES POUR 47

AMELIORER LE TRANSPORT DANS LES
TRANSISTORS nMOS
II.2.1. Le Silicium contraint……………………………………………………… 47
II.2.1.1. Définition ……………………………………………………………… 47
II.2.1.2. Croissance d‟un film de Silicium sur un pseudo substrat de SiGe ……. 49
II.2.1.2.1. Pseudo substrat de SiGe………………………………………… 49
II.2.1.2.2. Epaisseur critique du Si contraint………………………………. 50
II.2.2. Propriétés physiques de canal Silicium contraint en tension bi-axiale……… 50
II.2.2.1. Structure et diagramme de bande du Silicium non contraint………….. 50
II.2.2.2. Structure de bande du canal sous contraintes…………………………. 53
II.2.2.2.1. Bande de conduction ……………………………………………. 53
II.2.2.2.2. Bande de valence………………………………………………… 54

II.3. RELATION ENTRE LE POURCENTAGE DE 55

GERMANIUM ET LA CONTRAINTE INDUITE DANS
LE CANAL
II.3.1. Paramètre de maille………………………………………………………. 55
II.3.2. Bandes d‟énergie………………………………………………………..... 56
II.3.3. Mobilité des porteurs de charges…………………………………………. 59
II.3.4. Constante diélectrique…………………………………………………….. 60
II.4. CONCLUSION ……………………………………………………… 61

II
 Sommaire

Références bibliographiques……………..…………………………. 62

Chapitre III CONTRAINTE MECANIQUE ET SES 68

CONSEQUENCES ELECTRIQUES

III.1. MODÈLE DE DÉRIVE DIFFUSION RELATIVE AUX 70

COMPOSANTS MOS A CANAL CONTRAINT
III.1.1. La simulation numérique : un champ d‟expérience infini…………………. 70
III.1.2. Modélisation bidimensionnelle du transport sous contrainte mécanique … 72
III.1.2.1. Modèle de transport de dérive-diffusion en présence de contrainte
mécanique ……………………………………...…………………. 73
III.1.2.2. Modèles de mobilité………………………………………………… 81
III.1.2.2.1. Modèle analytique (dépendance mobilité- dopage)…………….. 81
III.1.2.2.2. Dépendance mobilité- champ électrique……………………… 82
III.1.2.2.3. Dépendance mobilité- fraction molaire x de Germanium……... 82
III.1.2.3. Modèles de Génération-Recombinaison……………………………. 83
III.1.3. Résolution numérique du système d‟équation aux dérivées partielles……. 84
III.1.3.1. Discrétisation du domaine de calcul……………………………….. 85
III.1.3.2. Normalisation des équations………………………………………. 86
III.1.3.3. Discrétisation des équations par la méthode de différences finies….. 87
III.1.3.4. Résolution du problème discret……………………………………... 88
III.1.3.5. Outil de simulation…………………………………………………. 91

III.2. EFFET DE LA CONTRAINTE MÉCANIQUE SUR LES 93

CARACTÉRISTIQUES ÉLECTRIQUES
III.2.1. Dispositif simulé…………………………………………………………. 93
III.2.2. Validation du code de calcul……………………………………………... 94
III.2.3. Propriétés de transport dans les MOSFETs non contraints……………… 95
III.2.3.1. Analyse des profils de potentiel, de concentrations et de champs 95
issus des simulations SIBIDIF ……………………………….........
III.2.3.2. Influence des conditions de polarisation……………………………. 99
III.2.4. Propriétés de transport dans les MOSFETs contraints en tension bi-axiale 102
III.2.4.1. Mobilité dans le canal de conduction ……………………………… 102
III.2.4.2. Caractéristiques électriques sous contraintes en tension bi-axiale …... 104
III.3. CONCLUSION …………………………………………………………………………… 105

III
 Sommaire

Références bibliographiques………………………………………. 107

Chapitre IV OXYDES DE GRILLE HIGH-k ET 111

TRANSISTORS MOS A CANAUX CONTRAINTS

IV.1. OXYDES HIGH-K ET CHOIX TECHNOLOGIQUES 113

POUR LES DISPOSITIFS nMOS
IV.1.1. Limites de scaling de SiO2 et solution à la miniaturisation………………... 113
IV.1.1.1. Problématique de l‟oxyde de grille SiO2…………………………….. 113
IV.1.1.2. Vers l‟utilisation de diélectriques alternatifs ………………………… 115
IV.1.2. Matériaux à forte permittivité "oxyde High-k"…………………………… 115
IV.1.2.1. Propriétés de sélection des oxydes High-k…………………………... 115
IV.1.2.2. Quelques oxydes high-k candidats potentiels………………………. 118

IV.2. ETUDE DE LA CONDUCTION DANS UN 119

EMPILEMENT DE GRILLE MOS EN HFO2
IV.2.1. Outil de simulation 2D: le LOGICIEL SILVACO-TCAD……………… 119
IV.2.1.1. Principe …………………………………………………………… 119
IV.2.1.2. Caractéristiques principales de la structure simulée…………………. 119
IV.2.2. Influence de la grille métallique sur les caractéristiques électriques………. 120
IV.2.3. Caractérisation de l‟empilement grille / canal……………………………. 123
IV.2.3.1. Courant de fuite dans l‟oxyde de grille : transition tunnel direct……. 123
IV.2.3.1.1. Oxyde de silicium (SiO2)……………………………………… 124
IV.2.2.1.2. Oxyde High-k (HfO2), courants de fuites, EOT………………. 125
IV.2.3.2. Propriétés de transport……………………………………………... 127

IV.3. TRANSISTOR nMOSFET À EMPILEMENT DE 129

GRILLE TIN/HfO2 ASSOCIANT UN CANAL DE Si
CONTRAINT s-Si
IV.3.1. Description de la structure ………………………………………………. 129
IV.3.2. Performances des transistors nMOS à empilement TIN/HfO2/s-Si …...... 130
IV.3.2.1. Mobilité des électrons………………………………………………. 130
IV.3.2.2. Caractéristiques électriques…………………………………………. 131
IV.3.3. Effets de la variation de la CAP s-Si……………………………………. 132
IV.3.3.1. Mobilité des électrons………………...……………………………. 132
IV.3.3.1. Courants ION, IOFF………………………………………………….. 133

IV
 Sommaire

IV.4. CONCLUSION …………………………………….………………………………..……. 133

Références bibliographiques…………………………………………….. 135

Conclusion générale………………………………………………… 139

Annexes……………………………………………………………… 143

Glossaire et abréviations ………………………………..………… 157

V
 Liste des Figures

LISTE DES FIGURES

Chapitre 1 Le transistor MOS à effet de champ : miniaturisation

et nouveaux matériaux

Figure. 1.1 Microélectronique : un demi-siècle d'évolution…………………… 1

Figure.1.2 Illustration de la Loi de Moore [www.intel.com] : Course vers la
miniaturisation des circuits Intégrés……………………………….. 2
Figure.1.3 Evolution des transistors au cours des années en fonction du nœud
technologique [Intel]………………………………………………….. 3
Figure.1.4 Structure de base d’un transistor n MOSFET et schéma du jeu de
masque de fabrication associé …………………………………….. 8
Figure.1.5 Principe de transport des porteurs dans le canal du transistor
MOS ; l’orientation des vecteurs des champs est illustrée à droite 9
Figure.1.6 Spécifications des familles technologiques: HP (High -
Performance), LP (Low Power) …………………………………….. 11
Figure.1.7 Mobilité effective en fonction du champ électrique transverse à la
température ambiante. Cette figure, représente les différentes
interactions prépondérantes en fonction du champ effectif ainsi que
la courbe de mobilité universelle donnée par Takagi et al.
[Takagi’9]……………………………………………………………….
13
Figure.1.8 Évolution de la puissance dynamique (Pdyn) et de la puissance
statique (Pstat) en fonction du noeud technologique
[Rochette08]……………………………………………………………… 14
Figure.1.9 Evolution des tensions d’alimentations et de seuil des circuits
CMOS au fil des générations [rochette08]………………………. 16
Figure.1.10 Réduction exponentielle des dimensions et du délai intrinsèque des
transistors MOSFETs selon la loi de Moore. [ITRS03]………… 16
Figure.1.11 Caractéristique ID(VGS) d’un transistor MOSFET illustrant la
séparation établie par la tension de seuil entre l’état bloqué et
passant…………………………………………………........................ 17

i
 Liste des Figures

Figure.1.12 Graphe ION/IOFF pour des NMOS à VDD=0.9V, La longueur de

grille varie de 100 à 30nm entraînant une hausse du courant de
saturation ION et aussi du courant de fuite IOFF [SKOTNICKI’88]
[SKOTNICKI’03]……….……….…………….. 17
Figure.1.13 Illustration de l’effet de partage des charges de déplétion entre la
source, la grille et le drain dans un nMOSFET…………………….. 19
Figure.1.14 Evolution de la barrière de potentiel dans le canal en fonction de la
longueur du canal et de la polarisation de drain dans un transistor
nMOSFET…………………………………………………… 19
Figure.1.15 Evolution de la tension de seuil en fonction de la longueur du
canal ; dopage du canal NA=3.5e17cm-3, VDS = 1 .0V, Tox=3nm
[(résultats obtenus avec TCAD- Sentaurus [Bensegueni’06] … 20
Figure.1.16 Schéma illustrant l’effet de la polarisation du drain (DIBL)……… 21
Figure.1.17 Impact des effets canaux courts SCE et DIBL sur la tension de seuil
et sur les courants de fuites……………………………………. 21
Figure.1.18 Barrière vue par les électrons lorsqu’ils traversent un milieu
isolant. E: est l’énergie potentielle de la particule………………. 22
Figure.1.19 Longueur effective de la Barrière vue par les électrons lorsqu’ils
traversent un milieu isolant par effet Fowler- Nordheim……….. 22
Figure.1.20 Courant de grille en fonction de la tension de grille [Benseg’06] 23

Figure.1.21 Evolution de la tension de seuil en fonction de l’épaisseur d’oxyde

de grille [Bensegueni’06]……………………………………………. 23
Figure.1.22 Diagramme de bande d’une structure nMOS avec grille PolySi:
PolySi N+/oxyde/substrat Si P……………………………………… 23
Figure.1.23 Impact de la déplétion de grille sur la capacité totale d’un
transistor MOS…………………………………………………………… 24
Figure.1.24 présentation schématique de l’état de l’art actuel de du transistor
MOSFET en technologie « bulk »……………………… 26

Figure.1.25 Evolution de la tension de seuil en function du dopage du canal,

Lg=0.35μm Tox=3nm [benseg’06]…………………………………. 26

Chapitre II Génération De Contraintes Dans Les Dispositifs MOS

Figure.2.1 Représentation schématique des différentes étapes technologiques

permettant de réaliser des circuits intégrés [Mireille06]………….. 38
Figure.2.2 Vue en coupe d’un circuit intégré du noeud technologique 90nm
[vayrette11]…………………………………………………………………. 39

ii
 Liste des Figures

Figure.2.3 Evolution de la courbure d’une plaquette de Silicium au cours d’un

processus de fabrication d’un circuit intégré
[vayrette]…………………………………………………………………. 40
Figure.2.4 Représentation schématiques des défauts ponctuels dans le Silicium
et des précipités associés, ainsi que de leur impact principal sur le
procédé de fabrication [Mireille06]…………. 40
Figure.2.5 Structures de défauts engendrés par les contraintes de tension : (a)
Fissures, (b) décollement [Rochette08]……………………………. 41
Figure.2.6 Structures de cloquage à la surface de films engendrés par des
contraintes de compression : (a) rides rectilignes (b) cordons de
téléphone [Goudeau06]………………………………………………. 41
Figure.2.7 Vue 3D de réseau d’interconnexions métalliques (après retrait du
matériau diélectrique)……………………………………………….. 42
Figure.2.8 Cavité localisée sous un via d’interconnexion, induite par un
gradient de contraintes, d’après [IKARASHI03] ………………. 42
Figure.2.9 Méthodes technologiques actuelles, pour améliorer la mobilité des
porteurs de charge, basées sur l’introduction de la contrainte
mécanique dans le canal…………………………………………….. 42
Figure.2.10 Procédé de fabrication des structures SGOI et sSOI [OZT05], Après
la gravure sélective de la couche intermédiaire de SiGe, le film
Silicium garde toujours son état de contrainte……………. 43
Figure.2.11 Représentation schématique de la ré-oxydation des flancs de STI
durant les différents budgets thermiques [Ortoland06]……….. 44
Figure.2.12 Compression pseudo bi-axiale du STI pour pMOS conventionnel
avec. L<100nm et W<0.5μm……………………………………….. 44
Figure.2.13 Schéma représentatif de la contrainte au niveau du canal, partie
active du transistor MOS, générée par les couches de siliciures
[Ortoland06] …………………………………….............................. 45
Figure.2.14 Schéma représentatif de l’intérêt de la couche d’arrêt de la gravure
des contacts appelée CESL [ortoland06] …………… 45
Figure.2.15 Schéma représentatif de la contrainte en tension dans le canal de
type-n créée par une couche d’arrêt de la gravure des contacts
CESL………………………………………………………………………. 46
Figure.2.16 Image TEM en « cross-section » d’un transistor pMOS une
compression uni-axiale sur le canal de conduction Silicium est
générée par les régions Source et Drain en SiGe [THOM04] … 46

iii
 Liste des Figures

Figure.2.17 Evolution de la mobilité des trous en fonction du champ effectif

pour des couches de Silicium soumises à une contrainte bi-axiale ou
uni-axiale. [THOM04] …………………………………………… 46
Figure.2.18 Schéma représentatif d’une contrainte bi-axiale dans le canal du
transistor MOSFET……………………………………………………. 48
Figure.2.19 Représentation schématique des couches sous contraintes
mécaniques, a) en compression, b) en tension……………….. 48
Figure.2.20 Film de silicium contraint en tension bi-axiale par un pseudo-
substrat de SiGe……………………………………………………….. 49
Figure.2.21 a) Croissance épitaxiale d’une couche de Si1-xGex sur un substrat
de silicium, b) Empilement constituant un pseudo-substrat de SiGex
…………………………………………………………………. 50
Figure.2.22 a) La structure cristalline du silicium, b) Première zone de Brillouin
du silicium…………………………………………………… 51
Figure.2.23 Représentation des deux familles des vallées Δ2 et Δ4 de la bande
de conduction du Silicium non contraint…………………………. 52
Figure.2.24 Représentation schématique des surfaces ellipsoïdales autour de
chaque minimum d’énergie, mt est la masse transversale (petit axe)
et ml est la masse longitudinale (grand axe)………………… 52
Figure.2.25 Structure de bande du silicium d’après [Richar 04] ; zoom :
représentation schématique du sommet de la bande de valence
[Rochette 08] …………………………………………………………… 52
Figure.2.26 Structure de bande du Silicium sous contrainte en tension bi-axiale.
……………………………………………………………………. 53
Figure.2.27 Distribution des électrons dans les vallées Δ2 et Δ4 du silicium
contraint…………………………………………………………………. 53
Figure.2.28 Évolution de la masse effective transverse des électrons avec une
contrainte en tension bi-axiale (correspondance % Ge). [100]
correspond aux vallées Δ4, et [001] correspond aux vallées Δ2
[Richard03]……………………………………………………………… 54
Figure.2.29 Évolution du facteur d’amélioration de la mobilité maximale des
électrons d’un canal s-Si/SiGe en fonction de la concentration en
Ge [Hoyt02]…………………………………………………………….. 54
Figure.2.30 Diagramme E(k) de la bande de valence du Silicium contraint en
tension bi-axiale ………………………………………………………. 54

iv
 Liste des Figures

Figure.2.31 Évolution du gain en mobilité pour les électrons et les trous sous
contrainte en tension bi-axiale en fonction de la concentration en
Ge [Rim03]………………………………………………………………. 54
Figure.2.32 Classification des différents types d’alignement des bandes dans les
hétéro-structures d’après [Sze81]……………………………… 57
Figure.2.33 Alignement de bandes pour un empilement (sSi /Si Gex relaxé) 57

Figure.2.34 Énergie de gap en fonction de la fraction molaire x de germanium

pour un empilement (sSi /Si Gex relaxé)
[Rigers93]……………………………………………………………….. 57
Figure.2.35 Alignement de bandes pour un empilement (Si Gex relaxé/Si) 58

Figure.2.36 Comparaison entre la loi de Veegard et la loi parabolique obtenue

par Dismukes pour déterminer la valeur du paramètre de maille de
l’alliage SiGe………………………………………………………. 60

Chapitre III CONTRAINTE MECANIQUE ET SES CONSEQUENCES

ELECTRIQUES

Figure.3.1 Les composantes d’une simulation numérique……………… 71

Figure.3.2 Effets de la contrainte en tension bi-axiale sur la structure de bande

du Si et du SiGe ……………………………………………….. 79
Figure.3.3 Maillage différences finies typique de la discrétisation d'un
transistor nMOS…………………………………………………… 85

Figure.3.4 Organigramme de la résolution finale…………………………….. 91

Figure.3.5 Structure de la simulation physique avec le logiciel SIBIDIF 92

Figure.3.6 Vue schématique des transistors n MOS étudiés où les principaux

paramètres électriques et structurels sont définis : a) transistor
MOS non contraint, b) transistor MOS contraint………………. 93
Figure.3.7 Caractéristiques électrique ID(VD) issue de notre code de simulation
SIBIDIF et d’un code commercial SUNTAURUS (ISE-TCAD) des
transistors MOS, les principales données des structures sont :
Lg=130nm, Tox=3nm, Ts=13nm, T=300K. 95
Figure.3.8 Distribution bidimensionnelle du potentiel électrostatique dans la
structure NMOS…………………………………………………………. 96
Figure.3.9 Evolution de l’erreur absolue au potentiel en fonction du nombre
d’itérations pour un NMOS à canal standard………………….. 96
Figure.3.10 Distribution bidimensionnelle de la densité d’électrons dans la
structure NMOS………………………………………………………… 96

v
 Liste des Figures

Figure.3.11 Distribution bidimensionnelle de la densité de trous dans la

structure MOS………………………………………………………….. 97
Figure.3.12 Evolution de l’erreur relative des électrons et des trous en fonction
du nombre d’itérations pour un n MOS à canal de Si standard 98
Figure.3. 13 Distribution bidimensionnelle du champ électrique longitudinale
dans la structure MOS………………………………………………… 98
Figure.3.14 Distribution bidimensionnelle du champ électrique transversale
dans la structure MOS……………………………………………….. 98
Figure.3.15 Profils de a) mobilité, b) concentration des électrons, c) champ
électrique longitudinale et de d) champ électrique transversale le
long du canal du dispositif nMOS non contraint de 130nm de
longueur de grille. Les profils sont calculés pour des conditions de
polarisation non nulles, Vg varie de 0.8 jusqu’à 2V, Vd= 0.02V.
100
Figure.3.16 Profils de a) mobilité, b) concentration des électrons, c) champ
électrique longitudinale et de d) champ électrique transversale le
long du canal du dispositif nMOS non contraint de 130nm de
longueur de grill, sous des potentiels de drain allant de 0.8V
jusqu’à 2V. La tension de grille considérée est de 1.5V………..
101
Figure.3.17 Influence d’une contrainte bi-axiale sur la mobilité, variation de
mobilité en fonction de la proportion de Ge dans le substrat
virtuel……………………………………………………………………… 102
Figure.3.18 Variation de la mobilité des électrons et des trous dans une couche
d’inversion sous contraintes bi-axiales……………………………… 102
Figure.3.19 Influence d’une contrainte biaxiale sur la mobilité, variation de
mobilité en fonction de la proportion de Ge dans le substrat
virtuel…………………………………………………………………... 103
Figure.3.20 Caractéristiques électriques des MOSFET contraint et des
dispositifs à canal de standard simulés pour une concentration en
Germanium x=20%, a) ID(VDS) à VGS variable, b) ID(VGS) à
VDS variable……………………………………………………………. 104
Figure.3.21 Caractéristiques électriques des MOSFET contraints et
conventionnels simulés pour différentes proportions en germanium,
x varie de 10% à 30%, a) ID(VDS) à VGS =1V, b) ID(VGS) à
VDS=1V……………………………………………………….. 105

Chapitre IV OXYDES DE GRILLE HIGH-k ET TRANSISTORS MOS A

CANAUX CONTRAINTS

Figure.4.1 Prévisions pour l'épaisseur équivalente d'oxyde d'après l’ITRS 2003

[Wong2006]……………………………………………………… 113
Figure.4.2 Augmentation du courant de grille en fonction de l’épaisseur pour
un nMOSFET de 35 nm de longueur de grille à 1,5 V (d’après
[Green2001])…………………………………………………………… 113

vi
 Liste des Figures

Figure.4.3 Représentation de l’épaisseur a) théorique et b) pratique [Chau

04] minimale de SiO2 intégrable……………………………………. 114
Figure.4.4 Schéma de principe de l’introduction d’un matériau high-κ dans un
empilement de grille……………………………………………….. 115
Figure.4.5 Récapitulatif de quelques offsets de bande [Robertson 2002] 116
Figure.4.6 Paramètre de maille de quelques oxydes high-k en fonction de leur
gap Eg et de leur constante diélectrique k. les zones hachurées
correspondent aux bandes interdites inferieures à 4eV ou 5eV
[Clément 05]……… ……………………………………………………. 117
Figure.4.7 Structure nMOS à empilement de grille en HfO2 simulée sous
ATLAS……………………………………………………………………… 120
Figure.4.8 Illustration du maillage sur la région de l’oxyde de grille………. 120
Figure.4.9 Caractéristiques de transfert ID(VG) obtenues pour différents
travaux de sorties de métal utilisés dans un empilement de grille en
HfO2. Vds=0.1V………………………………………………………. 121
Figure.4.10 Variation de la tension de seuil en fonction du travail de sortie du
métal de grille utilisé…………………………………………………. 121
Figure.4.11 Tensions de seuil de nFET et pFET FDSOI obtenues pour différents
empilements de grille en gate first [Faynot10 thèse morvan
siemon]…………………………………………………………... 122
Figure.4.12 Représentation des travaux de sortie de sortie de différents métaux
pouvant être utilisés en tant qu’électrode de grille pour un nMOS
et/ou un pMOS [Skotnicki08 thèse Morvan simeon]……………….. 122
Figure.4.13 Caractéristiques de transfert ID(VG) sous seuil obtenues pour
différents travaux de sorties de métal utilisés dans un empilement de
grille en HfO2. Vds=0.1V………………………………………… 122
Figure.4.14 Caractéristiques ID(VD) obtenues pour différents travaux de
sorties de métal utilisés dans un empilement de grille en HfO2.
Vgs=1V…………………………………………………………………… 122
Figure.4.15 Variation du rapport Ion/Ioff en fonction du travail de sortie du
métal de grille utilisé……………………………………………………. 123
Figure.4.16 Ensemble des dispositifs simulés au cours de cette étude………. 123
Figure.4.17 Evolution du courant de fuite à travers l'oxyde de silicium en
fonction de la polarisation de grille………………………………. 124
Figure.4.18 Evolution de la densité des courants de fuite JG en fonction de
l'épaisseur d'oxyde pour la tension de grille en régime
d'accumulation (transistor NMOS) [PET 06]…………………….. 125
Figure.4.19 Densité de courant de fuite JG en fonction de l’EOT à travers
l’empilement de grille MOS en HfO2 comparé à la référence
SiO2/Si…………………………………………………………………….. 125
Figure.4.20 Densité de courant de fuite JG en fonction de la tension de grille à
travers l’empilement de grille MOS en HfO2 avec une couche
interfaciale, IL=0.8nm comparé à la référence SiO2/Si ………. 126

vii
 Liste des Figures

Figure.4.21 Densité de courant de fuite JG en fonction de la tension de grille à

travers l’empilement de grille MOS en HfO2 avec une couche
interfaciale, IL=0.8nm comparé à la structure standard……… 127
Figure.4.22 Évolution de la mobilité des électrons en fonction du champ
électrique à travers l’empilement de grille MOS en HfO2, comparé
à la structure SiO2/Si …………………………………….. 127
Figure.4.23 Compromis entre la mobilité des électrons et l’épaisseur de la
couche interfaciale [weber05]……………………………………… 128
Figure.4.24 Résumé des différents mécanismes de dégradation de la mobilité
liés au diélectrique high-k. Les charges fixes apparaissent comme le
facteur dominant [Weber05]…………………………………….. 128
Figure.4.25 Structure d’un transistor nMOS à empilement de grille en HfO2
associant un canal de Si contraint simulée sous ATLAS………. 129
Figure.4.26 Évolution de la mobilité des électrons en fonction du champ
électrique transversal pour différents dispositifs ; nMOS contraint
à empilement de grille en HfO2, nMOS non contraint à empilement
de grille en HfO2, et nMOS conventionnel (SiO2/Si) 130
Figure.4.27 Caractéristiques électriques de sortie ID(VD) des différents
dispositifs ; nMOS contraint à empilement de grille en HfO2,
nMOS contraint à empilement de grille en HfO2, nMOS
conventionnel (SiO2/Si) simulés sous ATLAS…………………….. 131
Figure.4.28 Évolution du courant de drain Ion en fonction du dispositif
considéré, EOT=1.5nm, Ts-Si=6nm………………………………… 131
Figure.4.29 Mobilité des électrons en fonction du champ effectif pour les
transistors nMOS TiN/HfO2/s-Si avec différentes épaisseurs de la
CAP s-Si, comparée à la mobilité du dispositif standard SiO2/Si et
la mobilité de la référence HfO2/Si………………………………… 132
Figure.4.30 Variation du courant Ion en fonction de l’épaisseur du canal de Si
contraint dans un nMOS à empilement de grille métal/HfO2/s-Si 133
Figure.4.31 Variation du courant de fuite IOFF en fonction de l’épaisseur du
canal de Si contraint dans un nMOS à empilement de grille
métal/HfO2/s-Si………………………………………………………… 133

viii
 Liste des Tableaux

LISTE DES TABLEAUX

Chapitre 1 Le transistor MOS à effet de champ :

miniaturisation et nouveaux matériaux

Tableau 1.1 Spécifications de l’ITRS 2008, pour les circuits logiques HP ( ), LOP (
) et LSTP ( ) (En gris: des solutions existent et sont en voie
d’optimisation, jaune : des solutions sont connues, rouge : pas de
solutions connues). (Blanc: Technologie bulk, hachuré pointillé:
architecture SOI et hachuré trait: Double grille.
[ITRS’08]………………………………………………………………………….
15

Chapitre II Génération De Contraintes Dans Les Dispositifs MOS

Tableau 2.1 Coefficient de dilatation thermique α des principaux matériaux utilisé

lors de la réalisation d’un circuit intégré [vayrette]……………………… 38
Tableau 2.2 Propriétés structurales et électriques du Silicium et du Germanium à
température ambiante. (Les valeurs de coefficients thermiques, de gap et
des mobilités sont respectivement issues de [Rochette08] [BRAUN58] et
[HALL06])………………………………………………………………………….. 48

Chapitre III CONTRAINTE MECANIQUE ET SES CONSEQUENCES

ELECTRIQUES

Tableau 3.1 Paramètres pour le modèle analytique (équation 13)[Dessis]…………. 81

Tableau 3.2 paramètres des modèles de mobilité comprenant la dépendance mobilité-

champs électriques transversale et longitudinale Equat.40 et Equat.41
[Yu94]……………………………………………………………………………… 82
Tableau 3.3 Valeur des paramètres entrant dans le calcul des durées de vie des
électrons et des trous [30- chap2 maya]……………………………………. 84
Tableau 3.4 Valeurs des constantes de normalisation [SLatreche98]………………… 87
Tableau 3.5 Paramètres considérés pour la simulation des dispositifs n MOSFET
[Rim00]…………………………………………………………………………….. 94

Chapitre IV OXYDES DE GRILLE HIGH-k ET TRANSISTORS MOS A

CANAUX CONTRAINTS

ix
 Liste des Tableaux

Tableau 4.1 Principales forces et faiblesses des différents diélectriques high-k

candidat potentiels et EOTmin reportées dans la littérature [Weber05 18
Tableau 4.2 Paramètres considérés pour la simulation des dispositifs n MOSFET… 120
Tableau 4.3 Paramètres considérés pour la simulation des dispositifs n MOSFET à
empilement de grille high-k associant un canal de Si contraint………… 130

x
 Introduction Générale

INTRODUCTION GÉNÉRALE

L‟histoire de la microélectronique regroupe l‟étude de toutes les réalisations techniques de

l‟industrie des semi-conducteurs, de leur contexte d‟apparition comme de leur impact sur la
société. La lecture la plus courante de cette histoire est que les progrès techniques ont
profondément transformé le monde en moins d'un demi-siècle, c‟est- à-dire la période durant
laquelle s‟est effectué le développement des "circuits intégrés". En effet, cette technique est à
la source de bouleversements économiques et sociaux sans équivalent dans l‟histoire de
l‟humanité, notamment si l'on considère l'évolution des performances des produits, et dans le
même temps, la diminution des coûts de fabrication par fonction élémentaire intégrée.
L‟essor considérable de l‟industrie microélectronique est étroitement lié jusqu'à présent à sa
capacité technologique à miniaturiser sans cesse les composants élémentaires des circuits, au
premier rang desquels on trouve le transistor MOS (Métal Oxyde Semi-conducteur).

Figure. 1.1 Microélectronique : un demi-siècle d'évolution

Tous les progrès dans la technologie des semi-conducteurs ont été réalisés grâce à des
découvertes et des études demandant de plus en plus d‟efforts en termes de recherche et
développement (Figure 1.1). C‟est à partir de l‟invention du premier transistor à jonction

1
 Introduction Générale

(bipolaire) en 1948, par une équipe des laboratoires Bell (ses concepteurs, John Bardeen,
Walter Brattain et William Schockley recevront le Prix Nobel de Physique en 1965), que l‟ère
de la microélectronique fut ouverte. Il fallut une décennie supplémentaire avant
qu‟apparaisse le transistor MOS (Metal Oxide Semiconductor) à effet de champ [Kahng60],
lorsqu‟on sut réaliser industriellement des interfaces de hautes qualités entre le Silicium et son
oxyde SiO2. Bien que le principe de transistor à effet de champ soit connu depuis les travaux
de Lilienfeld dans les années 1920-1930[Lilienfield27], sa réalisation se heurtait jusqu'alors à
des barrières technologiques infranchissables. Jusqu'au milieu des années 60, les fonctions de
l'électronique étaient réalisées à l'aide de composants discrets, des tubes à vide puis, après à
l‟aide des transistors. C‟est également dans les années 60, avec la capacité de mettre de
nombreux transistors sur un seul substrat semi-conducteur selon le procédé de fabrication
PLANAR, que l‟on commença à exploiter le concept des circuits intégrés [Kilby64], auxquels
on donne bientôt le nom de “ puces ”.

Dès lors, la course à l‟intégration et à la miniaturisation est lancée, et ne s‟arrêtera plus.

L‟accroissement de la densité des transistors, c‟est-à-dire le nombre de transistors que l‟on
peut placer sur une puce électronique, s‟est fait de façon exponentielle, par un doublement
tous les 18 mois. Ce rythme avait été remarqué dès 1965 par Gordon Moore (d‟où le nom de
la loi de Moore) [Moore65]. Moore prédit aussi que le nombre de composants par circuit
intégré ou puce électronique allait augmenter au même rythme pendant les prochaines années.
Un exemple illustrant cette loi est donné sur la Figure (1.2).

Figure. 1.2 Illustration de la Loi de Moore [www.intel.com] : Course vers la miniaturisation des
circuits Intégrés

2
 Introduction Générale

En 2003, la microélectronique est passée à l'échelle nanométrique en descendant sous la barre

des 100 nm de la longueur de grille du transistor (nœud de 90 nm). Depuis 2005, la résolution
des circuits intégrés est de 65 nm et au début de l'année 2007, elle est passée à 45 nm pour des
microprocesseurs très rapides. La taille des composants continue de décroitre pour atteindre
les 32 nm fin 2009 et 22 nm fin 2011 (figure 1.3). Les concepteurs prévoient vers l‟an 2020
avoir des nœuds sub-10 nm.

Figure. 1.3 Evolution des transistors au cours des années en fonction du nœud technologique
[Intel]

Néanmoins, la réduction de la taille des transistors ne suffit plus pour augmenter à elle seule
les performances des transistors marquant ainsi la fin de l‟ère du «scaling ». L‟enjeu pour les
transistors nanométriques est de réduire les effets parasites liés à la miniaturisation afin
d‟augmenter la vitesse de commutation d‟une porte logique. Autrement dit, ceci passe par une
diminution du courant de fuite (IOFF) et un accroissement du courant débité par le transistor
(ION). Voilà donc les deux principaux paramètres à optimiser.

Plusieurs solutions trouvées depuis quelques années pour continuer d'augmenter les
performances des transistors MOSFET consistent à la conception de nouvelles architectures
MOSFET et /ou à l‟introduction de nouveaux matériaux.

Ce mémoire de thèse s‟intéresse à cette dernière approche. Notre travail est

essentiellement basée sur :
 L‟étude de l‟impact d‟une contrainte mécanique au niveau du canal des transistors sur les
propriétés de transport électronique dans cette zone active. En effet, la contrainte mécanique
Si elle est exploitée de la bonne façon, permet d'augmenter la mobilité des électrons (et / ou
des trous) des transistors MOS. une méthode originale pour appliquer une contrainte en
tension bi-axiale au canal de conduction, consiste à faire croître un cristal de Si sur un
substrat de silicium–germanium, ce qui modifie la taille de la maille cristalline et crée ainsi
une contrainte.
 L‟étude de l'impact de remplacement de dioxyde de Silicium (SiO2) par un matériau de
forte permittivité "high-k" au niveau de l‟empilement de grille. Arrivé à un point où la couche

3
 Introduction Générale

d‟isolant n‟est plus épaisse que de quelques nanomètres, l‟oxyde à haute constante
diélectrique "high-k", permet de maintenir une capacité de grille élevée tout en limitant le
courant de fuite parasite à travers la couche diélectrique donc l‟efficacité du système.

Ce manuscrit s‟articulera autour de quatre chapitres, détaillant les principales étapes du travail
réalisé tout au long de ces années de thèse.

Dans le premier chapitre, nous décrirons le principe de fonctionnement du transistor MOS à

effet de champ, et nous exposerons l‟intérêt de sa miniaturisation et les limites auxquelles il
fait face pour des nœuds technologiques submicroniques. Nous rappellerons ensuite les
principales solutions technologiques et solutions "matériaux" qui ont accompagné son succès
jusqu'à aujourd'hui.

Le second chapitre sera consacré à une introduction à la physique du silicium contraint. Dans
un premier temps, nous présenterons un rapide historique sur la contrainte mécanique en
microélectronique, puis nous explorons un état de l‟art des différentes architectures MOS à
canal contraint étudiées dans la littérature. Dans un deuxième temps, nous analyserons l‟effet
d‟une contrainte mécanique en tension bi-axiale sur la structure de bande du Silicium. Enfin,
nous exposerons la relation entre le pourcentage de Germanium dans le pseudo-substrat et la
contrainte en tension mécanique induite dans le canal, grâce notamment à une approche
simple de modèles physiques.

Le troisième chapitre proposera une résolution numérique des équations de dérive diffusion
(DDM) par la méthode des différences fines, permettant de simuler le transport des porteurs
de charges électriques dans les transistors MOSFET étudiés dans ce travail (transistors
conventionnel et à canal contraint en tension bi-axiale). Cette approche deviendra, par la
suite, le principal outil de comparaison entre les performances des structures MOS à base de
Si et celles des transistors à base de matériaux innovants (Si contraint).

Le quatrième et dernier chapitre s‟intéressera aux performances des architectures MOS

intégrant un oxyde de grande permittivité en "HfO2" dans l‟empilement de grille. Dans un
premier lieu, nous présenterons, les exigences qu'impose l'introduction des diélectriques à
grande permittivité dans les dispositifs de la nanoélectronique et les choix de matériaux qui en
résultent. Ensuite, nous étudierons à l‟aide du logiciel commercial (SILVACO–TCAD) la
variation du courant tunnel pour différent types d‟empilement. L‟influence de l‟oxyde high-k
sur la dégradation de la mobilité de porteurs de charge dans le canal de conduction sera
également exposée. Enfin, les performances d‟une architecture MOS associant les deux
matériaux innovant (canal de Si contraint et diélectrique de grille High-k) seront abordés.

Ce mémoire sera finalement conclu en ouvrant des perspectives à ce travail.

4
 Introduction Générale

Références bibliographiques

[Boeuf04] Boeuf .F, Arnaud F., Tavel B. et al. “A conventional 45nm CMOS node
low-lost platform for General Purpose and Low Power applications”. In:
International Electron Device Meeting Technical Digest, Dec. San
Francisco., pp.847-851. 2004.

[Intel] http://www.intel.com/, 2003.

[Kahng60] Kahng D., Atalla M. M. “Silicon-silicon dioxide field induced surfaces

devices”. In: IRE Solid-State Device Research Conference, 1960.

[Kilby64] J.S. Kilby, Miniaturized electronic circuit, US patent 3,138,743. 1964.

[Lilienfield27] Lilienfield J. E. US Patent 1, 877,140 and 1, 900,018. 1927.

[Moore65] G.E. Moore. “Cramming more components onto integrated circuits”,

Electronics, Vol. 38, N° 8, April 19, 1965.

5
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

Chapitre 1 : Le transistor MOS à effet de

champ : miniaturisation et nouveaux
matériaux

I.1. LE TRANSISTOR MOSFET CONVENTIONNEL

I.1.1. Structure de base
I.1.2. Principe de transport des porteurs dans le canal
I.1.2.1. Effet de champ
I.1.2.2. Mobilité des porteurs dans le canal
I.1.3. Graphe ION/IOFF

I.2. MINIATURISATION ET LIMITES

I.2.1. Intérêt de la miniaturisation
I.2.2. Phénomènes physiques liés à la réduction d‟échelle
I.2.2.1. Les effets canaux courts
I.2.2.2. Les fuites de grille
I.2.2.3. La déplétion de la grille

I.3. SOLUTIONS TECHNOLOGIQUES

I.3.1. Innovations architecturelles actuelles
I.3.2. Introduction de nouveaux matériaux
I.3.2.1. La grille métallique
I.3.2.2. Génération de la contrainte mécanique dans le canal du MOSFET
I.3.2.3. Incorporation de l‟oxyde de forte permittivité „High-k‟

I.4. CONCLUSION
Références bibliographiques

6
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

Chapitre I
LE TRANSISTOR MOS A EFFET DE
CHAMP: MINIATURISATION ET
NOUVEAUX MATERIAUX

Ce premier chapitre a pour but de situer le sujet de cette thèse dans le

contexte de l’introduction de nouveaux matériaux tels que le Silicium contraint,
et le diélectrique de grille à haute permittivité pour la continuation de
l’amélioration des performances des dispositifs CMOS, tout en suivant la
réduction de leur dimensions. En premier temps, nous présenterons le principe
de transport des porteurs de charges dans le canal de conduction du transistor
MOSFET. Nous identifierons ensuite l’intérêt de la miniaturisation et les
limites liées à la réduction d’échelle auxquelles il fait face pour des nœuds
technologiques nanométriques en s’appuyant sur des résultats de simulation
obtenus par le logiciel (ISE-TCAD) pour des dispositifs MOSFET ayant des
oxydes de grille dans cette échelle de grandeurs. Il en suivra une description de
quelques-unes des solutions qui ont été utilisées jusqu’à présent pour repousser
les limites de la miniaturisation et permettre aujourd’hui à la technologie CMOS
de perdurer.

7
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

1. LE TRANSISTOR MOSFET CONVENTIONNEL

1.1. STRUCTURE DE BASE

Le transistor MOS (Métal Oxyde Semi-conducteur) à effet de champ est le dispositif le plus
répandu dans l‟industrie de semi-conducteurs, il est à la base de la fabrication de tout circuit
intégré CMOS (Complementary MOS). En effet, la technologie CMOS consiste à associer
deux types de transistor MOS (nMOS et pMOS) en tirant partie de leur régime de
fonctionnement complémentaire afin de former l‟élément de base de tous les circuits logiques
: l‟inverseur. Dans toute cette étude, nous ne nous intéresserons qu‟aux transistors nMOS et
par conséquent nous ne détaillerons que ce type de transistor.

Figure. 1.4 Structure de base d’un transistor n MOSFET et schéma du jeu de masque de
fabrication associé

Le n MOSFET (MOSFET à canal de type n) qui est représenté sur la figure 1-4, est constitué
d'un substrat cristallin de semi-conducteur (Si) dopé positivement, avec de part et d'autre,
deux zones dopées négativement. Ces deux zones correspondent à la source et au drain du
transistor. Habituellement, la source est reliée à la masse ainsi que le substrat. Un matériau
(SiO2) obtenu par oxydation du silicium sépare la grille métallique du canal. Les différents
transistors sont isolés électriquement par des tranchées d‟isolation appelées STI (« Shallow
Trench Isolation »). Les grandeurs caractéristiques les plus importantes et auxquelles nous
nous référerons par la suite sont la longueur de grille Lg, la profondeur de grille W et
l'épaisseur d'oxyde Tox.

8
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

1.2. PRINCIPE DE TRANSPORT DES PORTEURS DANS LE CANAL

1.2.1. Effet de champ

Le transistor MOS, tire son appellation de sa structure verticale (Métal/Oxyde/Semi-
conducteur). L‟application d‟une tension sur l‟électrode de grille crée un champ vertical qui,
par l‟intermédiaire de la capacité MOS (grille- oxyde- substrat), module la densité de porteurs
libres à l‟interface substrat/oxyde permettant ainsi de commander sa conductivité. Ce
phénomène est appelé ‫ ״‬effet de champ ‫״‬.

La diminution de l'épaisseur de la couche isolante renforce le champ électrique, ce qui conduit

à une plus grande densité de charges dans le silicium et à une résistance plus faible. Les
caractéristiques du dispositif s'en trouvent donc améliorées. Cependant, l'amplification du
champ électrique dans l'isolant peut détruire le matériau, et causer la panne du dispositif. Pour
chaque génération de transistor MOS, l'épaisseur de l'oxyde est donc ajustée de façon à
conserver le même champ électrique maximal.
Le principe de transport des porteurs dans le transistor MOS repose alors sur la possibilité de
modifier localement la nature du dopage du canal (inversion), en appliquant un champ
électrique "transversal " E┴ par l‟électrode de grille à travers un isolant, comme illustré sur la
figure 1-5.

Figure. 1.5 Principe de transport des porteurs dans le canal du transistor MOS ;
a)VG>VT transistor bloqué, b) VG<VT transistor conducteur; l’orientation des
vecteurs des champs est illustrée à droite.

9
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

Dans le cas idéal, lorsque la tension appliquée au niveau de la grille VGS est inférieure à une
tension dite de seuil VT (figure 1.5.a), le champ électrique E┴ est insuffisant pour former le
canal de conduction, l‟existence d‟une barrière de potentiel entre la source et le substrat
empêchant les électrons de circuler de la source vers le drain. Le courant de drain IDS devra
s‟annuler. Toutefois, une faible concentration de porteurs est toujours présente dans le canal:
c‟est le régime de faible inversion, un courant de fuite noté IOFF est donc inéluctable.

Mais, en présence d'une tension de grille VGS supérieure à VT (Figure 1.5.b), les électrons
minoritaires du substrat sont fortement attirés au niveau de la région située sous l'oxyde de
grille et forment un canal. La source va donc pouvoir injecter des porteurs dans le substrat par
abaissement de la barrière de potentiel de la jonction source/substrat. La circulation d‟un
courant IDS entre la source et le drain est alors possible et se fait, sous l‟impulsion d‟un champ
électrique longitudinal E║ induit par la différence de polarisation VDS. À partir d'une tension
de drain supérieure à la tension de grille (moins la tension de seuil), le champ électrostatique
entre le substrat et la grille s'inverse localement au voisinage du drain. Le canal d'électrons y
disparaît, et le courant IDS (ou encore appelé ION) sature à une valeur dépendant de VGS. La
valeur du courant ION est donnée par [Math04]:

( ) (I.1)

et :

(I.2)

Avec : Cox : capacité du diélectrique de grille, ox : Permittivité de l‟isolant de grille.

Le fonctionnement du transistor MOSFET est donc comparable à celui d‟un interrupteur de

très petite taille, on laisse passer ou interrompre un courant suivant la tension que l'on
applique à la grille.

Ce principe de fonctionnement a permis au transistor MOS de s'imposer pour de multiples

applications. Il est ainsi utilisé comme point-mémoire (ou bit) pour stocker et lire de
l'information sous forme de zéros et de uns. La fonction amplificateur provient du fait qu'un
faible changement de tension de grille peut entraîner un changement important de
conductivité. Mais son utilisation principale intervient dans l'électronique numérique.
Associés, les transistors MOS forment les blocs des différentes fonctions logiques (portes
AND, OR, NAND...) indispensables au traitement numériques des données. Pour ce type
d'applications numériques, on peut d'ailleurs distinguer deux sous catégories importantes :
voir (figure 1.6)

10
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

 Les applications à haute performance HP (« High Performance ») tels que : les puces
MPU (Micro Processor Unit) des ordinateurs de bureaux, Serveur, Routeur, Réseaux,
etc pour lesquelles la fréquence de commutation du transistor est privilégiée par rapport
à la consommation électrique qui est non négligeable que ce soit en fonctionnement ou
en état de veille.
 Les applications à basse consommation, on y distingue :
- Les dispositifs opérant à faible puissance (LOP – Low Operating Power) pour les
applications mobiles nécessitant une vitesse de calcul relativement grande et des
batteries de large capacité (PC, ordinateur portable, par exemple).
- Les dispositifs à très faible puissance de veille (LSTP – Low STandby Power) ; ce
sont des dispositifs nécessitant un faible courant de repos (lorsque le transistor est
bloqué) pour obtenir une meilleure autonomie tels que : les téléphones portables,
appareil photo numérique, caméscope, MP3, etc

Figure. 1.6 Spécifications des familles technologiques: HP (High Performance),

LP (Low Power)

1.2.2. Mobilité des porteurs dans le canal

 Notion de mobilité des porteurs de charges
La mobilité d‟un porteur de charge (électron ou trou) notée μ est une notion utilisée en
physique pour caractériser les milieux conducteurs du courant électrique. Elle est définie
comme le rapport de la vitesse moyenne de dérive Vd d‟un porteur libre à l'intensité du champ
électrique E qui lui est appliqué. C'est une grandeur positive. Sa valeur est donnée par:

(I.3)

Dans un matériau conducteur (métallique ou semi-conducteur) à une température non nulle,

les électrons se déplacent en subissant des collisions soit sur les impuretés soit avec les
vibrations du matériau activées par la température. Ces vibrations sont appelés les phonons.
Sous l‟influence du champ électrique, les électrons acquièrent une vitesse de dérive moyenne
et limitée par les collisions avec les impuretés et/ou les phonons. En considérant le modèle de
Drude pour un gaz d'électrons, il est possible d'exprimer la mobilité comme valant :

11
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

(I.4)

Avec: q : la charge élémentaire, τ : le temps moyen entre deux collisions et m* : la masse

effective de la particule.

La mobilité est étroitement liée à la conductivité électrique du matériau et au nombre

d'impuretés présentes dans ce matériau. Le vecteur de la densité de courant prend la forme :

⃗ 〈 ⃗〉 (I.5)

Dans un semi-conducteur, la mobilité des électrons est supérieure à la mobilité des trous, on
observe dans le cas du silicium massif à température ambiante, la mobilité des électrons vaut
environ 1500cm2.V-1.s-1 tandis que celle des trous avoisine les 480 cm2/V/s.

 Mobilité dans la couche d’inversion d’un transistor MOS

Dans un transistor MOSFET, la mobilité des porteurs dans le canal en inversion est
sensiblement inférieure à celle des porteurs dans le substrat semi-conducteur. On parle alors
de mobilité effective, notée μeff. La réduction de la mobilité est provoquée par la diffusion
des porteurs, qui sont étroitement confinés à l'interface Si / SiO2, sous l'effet d‟un champ
électrique transversal associé à une polarisation de grille plus ou moins élevée. La mobilité
effective s'écrit alors :

( ) (I.6)
( )

Cette relation montre que le confinement des porteurs modifie les temps de collisions et de ce
fait la mobilité. il est également important d'introduire la notion de champ électrique effectif,
noté Eeff, qui est un paramètre empirique [Sabnis‟79], avec lequel les mobilités mesurées
convergent sur une loi de mobilité universelle. Ce paramètre n'a pu trouver une définition
physique, même s'il reflète le champ électrique moyen près de l‟interface oxyde/ semi-
conducteur. Eeff est défini par l‟équation suivante [Ando 82]:

( ⁄ )( ) (I.7)

Où : εSi est la permittivité de Si, Ndep est la charge de déplétion, Ninv est la charge

12
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

d‟inversion, η un paramètre empérique, η =1/2 pour les électrons (100) [SABNIS‟79] et

η=1/3 pour les trous [SUN‟80] [WATT‟87] et les électrons (110) et (111) [TAKAGI‟9].

Classiquement dans le canal en inversion d‟un transistor MOS, On peut distinguer trois types
de collisions limitant la mobilité des porteurs. Chaque phénomène dépend de manière
différente de la température et du champ électrique transverse [Jeon‟89] [Takagi‟9] [Chen‟96]
figure1-7 :

 Les interactions de Coulomb (avec les impuretés chargées) limitent la mobilité à faible
champ.
 Les interactions avec les phonons, Pour une température inférieure à 100 K (Ce type
de collisions est dû aux vibrations du réseau cristallin) [Sah‟72].
 Les collisions dues à la rugosité de surface (interface canal/diélectrique de grille)
limitent la mobilité surtout à fort champ puisque les porteurs sont alors confinés près
de l‟interface.

Figure. 1.7 Mobilité effective en fonction du champ électrique transverse à la température

ambiante. Cette figure, représente les différentes interactions prépondérantes en fonction du
champ effectif ainsi que la courbe de mobilité universelle donnée par Takagi et al. [Takagi’9]

L‟intégration de nouveaux matériaux (high-k, canal SiGe,...) et l‟adoption de nouvelles

architectures de transistor (nanofils, SOI,...) nous amènent à considérer d‟autres mécanismes
de collision, comme l‟effet d‟alliage pour les canaux SiGe, des interactions à distance, etc.

Enfin on considère souvent que les mécanismes de diffusion sont indépendant les uns des
autres. Le temps de relaxation τ tient compte de toutes les interactions que peuvent subir les
porteurs lors du transport selon la loi de Mathiessen :

13
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

∑ soit ∑ (I.8)

1.3. LE GRAPHE ION/IOFF

Un circuit intégré conçu de nos jours dans une technologie CMOS profondément
submicroniques allant de 0.18 et 0.13 microns à 90 et 65 nanomètres, possède plusieurs
milliards de transistors et sont produits sur des plaquettes de silicium de 300mm de diamètre. De plus,
il fonctionne à une fréquence élevée et dissipe une puissance importante. On peut distinguer
deux contributions à la puissance totale consommée (Figure 1-8) :

 La puissance statique : dépend de la

tension d‟alimentation (VDD) ainsi que du
courant dans le transistor à l‟état non
passant (IOFF)
 La puissance dynamique : dépend de VDD
et du courant à l‟état passant (ION).

Leurs expressions sont données par :

Figure. 1.8 Évolution de la puissance dynamique

{ , (I.9) (Pdyn) et de la puissance statique (Pstat) en
fonction du noeud technologique [Rochette08].

Avec : nON et nOFF le nombre de transistors à l‟état passant ou bloqué.

 A l‟état bloqué, l‟augmentation du courant de fuite IOFF est essentiellement due à la

réduction conjointe de la tension d‟alimentation et de la tension de seuil du transistor. En
effet, les tensions d‟alimentation ne font que descendre pour des raisons de fiabilité, soit pour
limiter le champ électrique dans les transistors, et la « Roadmap » < The International
Technology Roadmap for Semiconductors, ITRS > qui est un guide de référence pour
l'industrie mondiale du semi-conducteur [ITRS‟08], Selon l'édition 2008, (voir Tableau I.1),
prédit des tensions d‟alimentation de 0.5 à 0.8 Volt en 2016. De manière à conserver une
vitesse raisonnable, les tensions de seuil des transistors sont alors également réduites. L‟écart
entre VDD et VT se réduit fortement, il devient donc de plus en plus difficile d‟obtenir un
courant ION plus grand pour les dernières générations Figure (1-9), ce qui a pour effet
d‟augmenter considérablement les courants de fuite.

14
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

En effet, le courant de fuite IOFF dépend exponentiellement des tensions de seuil selon la
formule suivante :

(I.10)

Avec : I0 le courant à VG=VT.

η est un paramètre sans dimension reflétant l‟efficacité du couplage entre VG et le potentiel de

substrat VB. Autrement dit, ce coefficient exprime la sensibilité de la commande du transistor
par la grille.

En outre, pour les technologies très profondément submicroniques, il faut aussi faire attention
à l‟apparition des courants de grille qui ne sont plus négligeables.

Tableau I.1 :Spécifications de l’ITRS 2008, pour les circuits logiques HP ( ), LOP ( ) et
LSTP ( ) (En gris: des solutions existent et sont en voie d’optimisation, jaune : des solutions sont
connues, rouge : pas de solutions connues). (Blanc: Technologie bulk, hachuré pointillé:
architecture SOI et hachuré trait: Double grille. [ITRS’08]

 A l‟état passant, lorsque le transistor est en mode saturé, le courant IDS ou ION sera donc
défini comme le courant débité par le dispositif lorsque : VD=VG=VDD. En effet,
l‟augmentation du courant ION permet d‟obtenir une fréquence de commutation élevée. D‟un
autre côté, la fréquence de fonctionnement d‟un circuit ou la vitesse de commutation des
portes logiques va être gouvernée par : (i) la résistance et les capacités des lignes
d‟interconnexions qui prennent une part croissante et (ii) le délai intrinsèque du transistor τt
donné par :

15
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

(I.11)

A partir des équations (1), (2) et (11), on remarque que si le courant augmente par une
variation de Cox (i.e. par réduction de l‟épaisseur d‟oxyde TOX ou une augmentation de la
permittivité de l‟isolant de grille) le délai intrinsèque va rester constant. Cependant, la
réduction (ou « scaling ») de la longueur de grille Lg permet d‟améliorer τt voir (Figure1-10).
C‟est sur ce principe simple qui permet d‟améliorer à la fois la densité d‟intégration et la
performance des transistors qu‟est basée la loi de Moore. La réduction de la longueur de grille
est néanmoins associée à des effets parasites appelés effets de canaux courts entraînant une
dégradation du courant ION.

Une solution récente pour augmenter le courant ION, consiste à l‟introduction de contrainte
pour améliorer la mobilité du MOSFET grâce à la réduction de la masse effective de
conduction et/ou de la fréquence de collision [HALL‟06], [LEE‟05]. Les techniques
d‟amélioration du transport dans le canal du MOSFET seront développées par la suite
(chapitre II).

Figure. 1.9 Evolution des tensions d’alimentations Figure.1.10 Réduction exponentielle des
et de seuil des circuits CMOS au fil des dimensions et du délai intrinsèque des
générations [rochette08] transistors MOSFETs selon la loi de
Moore. [ITRS03]

Une caractéristique du courant entre la source et le drain Log(IDS) en fonction de la tension de

grille VGS d‟un transistor NMOS est présentée sur la Figure (1.11). S est la pente du courant
sous le seuil correspondant à l‟augmentation nécessaire de la tension VGS pour accroître le
courant d‟une décade et exprimée en mV/dec. Cette grandeur permet d‟évaluer la capacité de

16
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

commutation du transistor à passer d‟un régime de faible inversion à un régime de forte

inversion. S doit être la plus faible possible afin d‟assurer un courant de fuite minimal pour
une tension de seuil VT fixée:

(I.12)
( )

Le principal enjeu de l‟amélioration des performances du transistor MOSFET pour les

applications hautes performances et à faible consommation s‟exprime généralement en ces
termes : le rapport ION/IOFF doit être aussi élevé que possible. De cette manière, des fréquences
de commutation élevées sont autorisées par un courant ION élevé et un courant de fuite IOFF
minimal permet une faible dissipation d‟énergie au repos. La figure de mérite principale d‟un
transistor MOS représente un graphique du courant à l‟état passant ION en fonction du courant
de fuite total IOFF, à une tension d‟alimentation VDD fixée est utilisée pour évaluer et comparer
rapidement les performances de plusieurs dispositifs (Figure 1-12).

Figure.1.11 Caractéristique ID(VGS) d’un transistor Figure.1.12 Graphe ION/IOFF pour des
MOSFET illustrant la séparation établie par la NMOS à VDD=0.9V, La longueur de grille
tension de seuil entre l’état bloqué et passant. varie de 100 à 30nm entraînant une hausse
du courant de saturation ION et aussi du
courant de fuite IOFF [SKOTNICKI‟88]
[SKOTNICKI‟03].

17
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

2. MINIATURISATION ET LIMITES

2.1. INTERET DE LA MINIATURISATION

Les progrès réalisés en microélectronique depuis ses débuts jusqu'à aujourd'hui dépendent aux
révolutions de la miniaturisation du transistor MOS. Plusieurs raisons expliquent la volonté de
diminuer les dimensions des transistors. En effet, La miniaturisation permet la réduction:

 de la consommation d‟énergie : en raccourcissant l'espace entre la source et le drain,

elle accélère le passage des électrons et augmente ainsi le nombre d'opérations
réalisées par seconde tout en réduisant la consommation en énergie des transistors.
 des prix : la réduction de la taille des circuits permet la fabrication collective de
centaines de puces sur chaque plaquette de silicium, abaissant leur coût unitaire.
 de l‟espace occupé : la miniaturisation diminue l'encombrement des objets tout en
multipliant leurs fonctions.
 de la consommation de matière.
 du poids – allègement.

La réduction continue des dimensions des composants microélectroniques constitue donc un

enjeu fondamental pour l'industrie des semi-conducteurs puisqu'elle multiplie les applications
de l'électronique dans tous les secteurs d'activités. Actuellement, les développements de
l‟électronique sont souvent présentés comme suivant deux directions complémentaires :

- la voie de la miniaturisation « More Moore », qui consiste à continuellement décroître

les dimensions des composants élémentaires (les transistors) ; cette tendance se
rapporte, pour une époque donnée, à la dimension minimale, ou « noeud », atteinte
par la technologie, tout en ayant conscience que d‟ici 15 à 20 ans, on arrivera face à
un mur, à savoir les limites physique du matériau (dimension de l‟atome)[ IWAI06 ] .
- en parallèle, la voie de la diversification « More than Moore », qui définit la tendance
à intégrer de plus en plus de fonctionnalités différentes dans une même puce,
indépendamment du degré de miniaturisation.

Les deux voies sont parallèles et regroupent un vaste ensemble de technologies et procédé
dont l‟objectif est de délivrer de meilleures performances. Néanmoins la miniaturisation ne
peut se faire sans l‟apparition d‟effets parasites, qui détériorent le bon fonctionnement du
transistor.

18
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

2.2. LES PHENOMENES PHYSIQUES LIES A LA REDUCTION

D’ECHELLE

De nombreux phénomènes physiques apparaissent au fur et à mesure de la réduction des

dimensions des transistors et ne peuvent plus être ignorés. Quelques exemples peuvent être
cités tels que : la déplétion de la grille, l‟effet canal court ou encore les fuites de grille.

2.2.1. Les effets canaux courts (SCE)

Ce phénomène, comme son nom l‟indique, est une conséquence directe de la réduction de la
longueur du canal. En effet, Dans les transistors à canal long, les équipotentielles sont
parallèles à la grille de sorte que le canal est confiné de façon efficace à l'interface. Quand la
longueur de grille décroît, la distribution du potentiel est modifiée. [SKOT‟00] Les
équipotentielles se déforment en direction du substrat de sorte que le canal n'est plus contrôlé
uniquement par la grille. Ce phénomène est à l'origine des effets de canal courts qui se
traduisent par le décalage de la tension de seuil, le partage des charges, des effets de
percement, etc.

Le partage des charges et Décalage de la tension de seuil

Les zones de charge d‟espace (ZCE) des jonctions drain/substrat et source/substrat s‟étend
principalement vers le substrat, c‟est-à-dire vers la zone la moins dopée. En réduisant la
longueur de grille, les charges de déplétion physiquement situées sous la grille, à proximité
des jonctions source-canal et drain-canal, ont leurs lignes de champ qui se terminent non pas
dans la grille mais dans les zones source-drain: c‟est le partage de charge (Figure 1.13).

Figure.1.14 Evolution de la barrière de

Figure.1.13 Illustration de l’effet de partage
potentiel dans le canal en fonction de la
des charges de déplétion entre la source, la
longueur du canal et de la polarisation de
grille et le drain dans un nMOSFET.
drain dans un transistor nMOSFET

Dans un transistor long, le champ vertical de grille commence par déserter le canal et réalise
ensuite l‟inversion. Ici, la déplétion étant déjà induite par les jonctions, l‟inversion sera

19
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

atteinte plus vite en fonction de VG. Cet effet est appelé "effet canal court" ou SCE (Short
Channel Effect) se traduit alors par un abaissement de la barrière entre source et drain (figure
1-14). Par conséquent, la tension de seuil VT diminue en fonction de la longueur du canal
(figure 1-15)[Bensegueni‟06]. La grille ne contrôle plus parfaitement les porteurs de charges
du canal [Sze 81 p.469].

L‟effet de canal court (SCE) ne supposait pas de variations en fonction de la polarisation VDS.
Cependant, l‟augmentation de la tension de drain induit un accroissement de la ZCE côte
drain, ce qui provoque l‟abaissement de la barrière de potentiel Source/Substrat [Grotjohn' 84,
Deen' 92, Fikry'94], (figure1.14). Un autre "effet canaux cours", le DIBL (pour "Drain-
Induced Barrier Lowering"), (figure1.16) se manifeste par la réduction de la tension de seuil
[GAUT‟03].

Figure.1.15 Evolution de la tension de seuil en fonction de la longueur du canal ; dopage du

canal NA=3.5e17cm-3, VDS = 1 .0V, Tox=3nm [(résultats obtenus avec ISE-TCAD- Sentaurus
[Bensegueni’06]

L‟impact des effets canaux courts sur les caractéristiques électriques du MOSFET est présenté
sur la Figure 1.17. Ces effets traduisent une perte de contrôle électrostatique de la grille sur le
canal de conduction. Ils conduisent ainsi à un abaissement non contrôlé de la tension de seuil
du MOSFET et donc à une augmentation du courant de fuite IOFF du transistor.

20
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

Figure.1.16 Schéma illustrant l’effet de la Figure.1.17 Impact des effets canaux

polarisation du drain (DIBL) courts SCE et DIBL sur la tension de
seuil et sur les courants de fuites

Effet de percement
Le phénomène de percement (punchthrough en anglais) survient lorsque les zones désertées
(ZCE) Source/Substrat et Drain/Substrat peuvent se toucher. Dans ce cas leurs dimensions
deviennent comparables à la longueur de la grille Lg. Ce phénomène est essentiellement lié à
la hauteur de la barrière de potentiel entre la source et le drain à travers le volume du substrat.
Il est donc fortement dépendant, à la fois du champ transversal (contrôlé par la tension de
grille), et du champ longitudinal (contrôlé par de forte tension de drain).

2.2.2. Les fuites à travers l’oxyde de grille

La miniaturisation des transistors MOS et plus particulièrement la diminution de la longueur
du canal s‟accompagne de la réduction de l‟épaisseur d‟oxyde de grille, de manière à
augmenter le couplage capacitif entre la grille et le canal et garder ainsi le contrôle de la
couche d‟inversion. Or, Le problème majeur posé par la réduction de l‟épaisseur de l‟isolant
de grille concerne la conduction par effet tunnel à travers l‟oxyde. [Wang‟01, Morita‟04,
Scltuegraf‟92]. Dans ce cas, le déplacement des porteurs à l‟interface Si/isolant peut être régi
principalement par les mécanismes suivants : (Fig.I-18):

- Le courant tunnel direct pour une barrière énergétique trapézoïdale,

- Le courant tunnel Fowler- Nordheim pour une barrière énergétique triangulaire.

Le type de barrière et par conséquent le type de courant obtenu dépend non seulement du
niveau de polarisation appliquée à la grille mais aussi de l‟épaisseur d‟oxyde (Tox):

 Quelle que soit l‟épaisseur de l‟oxyde, si la tension de polarisation est suffisamment

élevée, la forme de la barrière vue par la particule sera triangulaire et on obtient alors un
courant de type Fowler- Nordheim.

21
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

 Dans le cas des oxyde épais (Tox>7nm), l‟abaissement de la barrière due à une polarisation
extérieure, favorise le passage des électrons par effet tunnel Fowler-Nordheim. Ainsi,
l‟abaissement de cette barrière énergétique conduit à une diminution de la longueur
effective que doit franchir la particule et donc à une augmentation de la "probabilité de
passage". (Figure 1-19).

Figure.1.18 Barrière vue par les électrons Figure.1.19 Longueur effective de la

lorsqu’ils traversent un milieu isolant. E: est Barrière vue par les électrons lorsqu’ils
l’énergie potentielle de la particule. traversent un milieu isolant par effet
Fowler- Nordheim

 Pour des épaisseurs d‟oxyde minces (Tox< 4nm), le courant tunnel direct devient possible
pour des niveaux de tension plus bas [bensegueni.R06], [Hou‟02], [CASS‟99] [LERO‟03],
Figure (1-20). En effet, la largeur d‟isolant est suffisamment faible et la particule peut
franchir la barrière sans réduction de sa longueur effective. Dans ce cas, si on veut réduire
ce courant de fuite, il faut par conséquent diminuer le niveau de tension de grille.

Toutefois, si l‟on souhaite travailler à des niveaux de tension de grille plus bas, on finit par
perdre le contrôle du canal. En effet, la tension de seuil est fortement proportionnelle à la
variation de l‟épaisseur d‟oxyde, de ce fait, pour des épaisseurs d‟oxyde de grille inférieures à
4nm la tension de seuil diminue très rapidement, Figure (1-21).

Un compromis s‟impose entre la tension de grille et l‟épaisseur d‟oxyde. D‟autant plus

important que l‟épaisseur de grille est faible, le courant tunnel de grille conduit à intégrer de
nouveaux diélectriques dit à haute permittivité ou high-k comme sera évoqué dans le
Chapitre IV.

22
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

Figure.1.20 Courant de grille en

Figure.1.21 Evolution de la tension de
fonction de la tension de grille
seuil en fonction de l’épaisseur d’oxyde
[Bensegueni.R06]
de grille [Bensegueni06]

2.2.3. La déplétion de la grille

Les grilles conventionnelles des transistors MOS sont réalisées en silicium poly-cristallin
(Poly-Si). Le Poly-Si est un semi-conducteur qui possède de bonnes propriétés de conduction
électrique lorsqu‟il est dopé par des impuretés comme le Bore pour les grilles de type P+ et le
Phosphore pour les grilles de type N+. Le comportement électrique des grilles Poly-Si dopées
reste toutefois régi par les mêmes principes physiques que le substrat silicium (accumulation,
déplétion).

 ECpoly et EVpoly : énergies respectives du

bas de la bande de conduction et du haut
de la bande de valence de la grille en
silicium polycristallin.
 EF, EFpoly : niveaux de Fermi respectifs du
substrat de silicium, et en polysilicium.
 EG : énergie de gap du silicium
 VOX : tension supportée par l‟oxyde de
grille.
 VG = EF-EFpoly : tension appliquée sur la grille. Figure.1.22 Diagramme de bande d’une
structure nMOS avec grille PolySi:
PolySi N+/oxyde/substrat Si P.

La déplétion de la grille correspond à la zone désertée dans le poly- Silicium le long de

l‟interface avec l‟oxyde. Cette désertion en porteurs correspond à l‟existence d‟une charge

23
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

image positive liée au régime d‟inversion côté canal (Figure I. 22). Puisque le polysilicium
(polySi) est extrêmement dopé, jusqu‟à la limite de solubilité des dopants [JOSSE‟00], par
conséquent, la profondeur de déplétion est très réduite et vaut au maximum de 0,3 à 0,7nm
[Hu‟96].

De manière générale, la zone désertée peut être assimilée à une capacité parasite d‟épaisseur
Wpoly connectée en série avec celle de l‟oxyde de grille, figure (1-23). Cet effet dégrade les
performances des transistors MOS:

i) augmentation de l‟épaisseur « électrique équivalente » de l‟isolant (et donc

diminution du courant de drain à l‟état passant), (ii) chute de la capacité de la
structure en inversion Ctotale pouvant atteindre 20 à 30% [Buchanan‟99].
ii) L‟impact de cette capacité parasite est d‟autant plus significatif que l‟épaisseur de
l‟isolant de grille est faible [Ricco‟96, HABAS‟90, HABAS‟92]. Par conséquent,
la déplétion de la grille en polysilicium rend difficile l‟ajustement de la tension de
seuil VT.

(I.13)

(I.14)

Figure.1.23 Impact de la déplétion de grille sur la

capacité totale d’un transistor MOS

3. SOLUTIONS TECHNOLOGIQUES
Pour s‟affranchir des différents problèmes dus à la miniaturisation des dispositifs, la
poursuite de l‟intégration de nouveaux composants doit se faire par l‟introduction de
nouvelles architectures ou de nouveaux matériaux pour l‟amélioration des performances du
transistor.

Dans un premier temps, les innovations architecturales et technologiques sont décrites à partir
de la technologie silicium actuelle. Les deux dernières parties, spécifiques à l‟objet de cette
thèse, concernent les challenges associés à l‟introduction de nouveaux matériaux au niveau de
l‟oxyde de grille et du canal de conduction.

24
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

3.1. INNOVATIONS ARCHITECTURELLES ACTUELLES

Les performances des transistors submicroniques dépendent du profil d‟impuretés à proximité

des régions drains/ sources, notamment dans le canal de conduction, (figure (1-24)). En effet,
la présence des régions peu dopées près du canal autour des diffusions de drain et de la source
(ces profils sont désignés sous le nom de LDD ou Lightly Doped Drain) et sont de même
type que le drain, permet d‟une part une meilleure répartition des zones de déplétion et
d‟autre part de réduire le champ électrique dans cette région [Skotnicki‟00]. Les porteurs ne
seront plus suffisamment accélérés pour engendrer le phénomène d‟ionisation par impact. En
effet, la zone de charge d‟espace (ZCE) pourra alors s‟étendre principalement dans les régions
de contact et plus exclusivement dans le canal.

Actuellement, les zones LDD (ou extensions) sont formées par implantation ionique à faible
énergie suivie d‟un recuit d‟activation haute température (>1000°C) très court. L‟objectif est
de former des extensions

(i) fortement dopées pour réduire les résistances d‟accès,

(ii) les plus fines possibles pour limiter les effets canaux courts et la pénétration des
zones source-drain sous la grille.

Dans cette même région, Pour réduire les extensions des zones déplétées, il suffit donc
d‟augmenter le dopage du canal. À cette fin, des implantations ioniques de dopants du même
type que le canal sont utilisées. Elles sont auto-alignées avec la grille afin d‟être localisées
autour des extensions, d‟où le nom de "poche" [Bouillon‟97]‟ Les effets de canaux courts sont
alors nettement améliorés mais ce sur-dopage du canal provoque une dégradation de la
mobilité des porteurs [Andrieu‟05], [Lochtefeld‟02].

D‟autre part, le transistor peut, lorsque le canal est très court, présenter un effet de perçage.
Pour éviter ce phénomène, des "halos" sont implantés plus profondément, juste sous le canal
actif, dans la région adjacente au drain et à la source.

En plus, pour absorber une partie de la diffusion latérale des extensions des jonctions, des
espaceurs sont couramment utilisés. Ces derniers, empêchent également les courts- circuits
entre grille-drain, et grille-source [Slisher‟99].

Enfin, dans un canal de transistor de longueur de grille submicronique, le nombre d‟atomes de

dopants est suffisamment faible pour que la distribution des dopants ait une influence non
négligeable sur les caractéristiques du transistor. En effet, une variation de dopants de
quelques atomes dans cette zone a une grande influence sur l‟ajustement de la tension de seuil
VT du transistor [Benseg‟06], [ASEN‟98], figure (1-25), voire sur le transport dans le canal
[DOLL‟04].

25
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

Figure.1.24 présentation schématique Figure 1-25 Evolution de la tension de seuil

de l’état de l’art actuel de du transistor en function du dopage du canal,
MOSFET en technologie « bulk » Lg=0.35μm Tox=3nm [bensegueni.R06]

3.2. INTRODUCTION DE NOUVEAUX MATERIAUX

3.2.1. Grilles métalliques

Nous avons vu que l‟utilisation d‟électrodes de grille en Silicium poly cristallin dopé conduit
à l‟apparition d‟une couche de désertion entre la grille et l‟oxyde qui, de fait, augmente
artificiellement l‟épaisseur d‟oxyde équivalent de quelques angströms. En plus, pour des
transistors MOS submicroniques, la déplétion de porteurs des grilles en Poly-Si, implique une
dégradation significative du courant circulant dans le canal du transistor en régime
d‟inversion.

Pour lutter contre ce phénomène, les fabricants ont dû augmenter le dopage de la grille NPOLY
entre chaque nœud technologique. Cependant, cette stratégie est limitée par deux
inconvénients du fait de la méthode de dopage:

- La pénétration des dopants à travers l‟oxyde mince, particulièrement dans le cas des
grilles P+ dopées au bore. La diffusion du Bore, induit une dégradation de la qualité
de l‟oxyde conduisant ainsi d‟une part à des instabilités de la tension de seuil et
d‟autre part à une diminution de la mobilité des porteurs.
- Les grilles sont déjà fortement dopées (de l‟ordre de 1021atomes/cm3) et il devient
impossible de les doper au-delà de 5.1022 atomes/cm3 (densité atomique du silicium).

Les solutions actuellement proposées consistent à remplacer le poly-Silicium par un métal,

pour optimiser les performances des dispositifs de technologie CMOS submicroniques
[Guillaumot‟02, Doris‟03]. Les métaux sélectionnés devront ainsi présenter un travail de
sortie adapté aux tensions de seuil visées et une stabilité thermique élevée, déposés sur des
isolants de grille de quelques nanomètres d‟épaisseur.

26
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

Bien que, les grilles métalliques présentent l‟avantage de supprimer le risque de pénétration
du bore dans l‟oxyde de grille et présentent aussi une meilleure compatibilité avec l‟interface
des oxydes à haute permittivité [BOH‟07]. Malgré cela, ce retour à des grilles métalliques
pose deux inconvénients : tout d‟abord, il ne résout pas encore le problème des instabilités de
la tension de seuil du transistor. D‟autre part, l‟introduction de la métallisation induit une
complexité et un coût plus élevé à la réalisation.

3.2.2. Génération de la contrainte mécanique dans le canal du MOSFET

Dans le cadre de la technologie CMOS, on cherche à réduire les dimensions des composants,
pour offrir des transistors à haute mobilité [Chiu‟02, Lee‟02, Ernst‟03], et cela en dépit des
effets parasites. Cela passe par une amélioration de la vitesse de commutation, via
l‟augmentation du courant débité par le transistor (ION), et la réduction du courant de fuite
(IOFF).

Il existe trois principaux leviers technologiques pour améliorer le transport électronique au

niveau de la partie active du transistor : la contrainte mécanique [BUFL‟04], le matériau à
haute mobilité intrinsèque [Ritenour‟03, Shang 03, Clavelier‟05] et le Changement de
l‟orientation cristalline du substrat et/ou du canal [YANG03], [ang‟03], [Weber‟05]. Parmi les
solutions proposées, l‟ingénierie de contrainte mécanique est très prometteuse, car les coûts
liés à son introduction dans les procédés sont modestes par rapport aux gains en performances
apportés (seulement 1 à 3% de coûts supplémentaires pour une amélioration des performances
de plusieurs dizaines de pourcents [Thompson‟05]). En effet, son utilisation tend à se
généraliser, et depuis le noeud 90 nm, en 2003-2004.

De nombreux développements ont été réalisés pour l‟introduction intentionnelle des

contraintes dans les dispositifs : notamment par des procédés de création des substrats virtuels
de SiGe [Mizuno‟03, Andrieu‟05, Alieu‟98], sources et drains de (SiGe ou Si:C), ou encore
par des procédés de déformations épitaxiales en utilisant un film de silicium contraint
mécaniquement [Rim‟03], ce qui présente l'avantage de conserver l'interface Si/Si02.

La mise sous contrainte du film de silicium actif est obtenue en faisant croître celui-ci par
épitaxie sur un substrat de silicium-germanium (Sil-xGex) relaxé possédant un paramètre de
maille légèrement différent [JURCZAK‟99a], [Rim‟01]. Ce qui modifie la taille de la maille
cristalline et crée ainsi une contrainte bi-axiale en tension dans le film de silicium. Ce point
fait l‟objet du chapitre II.

Un grand avantage de la déformation est qu‟elle est compatible avec la plupart des
changements technologiques prévisibles tels que les diélectriques à forte permittivité (high-k),
les grilles métalliques, ect. Même si de nouveaux types de dispositifs peuvent apparaitre,
l‟ingénierie de contrainte restera un élément clé des technologies CMOS pour le noeud 22 nm
et au-delà.

27
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

3.2.3. Incorporation de l’oxyde de forte permittivité ‘High-k’

Pour poursuivre la loi de Moore, l‟arrivée de la technologie „high-k gate‟ constitue une
grande évolution du monde des transistors. Cette découverte repose sur le remplacement de
la couche d‟isolation en dioxyde de silicium par un diélectrique de forte permittivité
appelé "high-k" comme l‟oxyde d‟hafnium (HfO2, k = 20-25) [Guillaumot‟02,
Ragnarsson‟05], combiné au métal de grille. L‟introduction d‟un empilement de grille de type
high-k-métal a été industrialisée par Intel dès 2007 [INT‟03]. Les diélectriques high-k
permettent, grâce une permittivité diélectrique plus élevée que dans le SiO2, de relaxer les
contraintes sur l‟amincissement de l‟oxyde de grille requis par les règles de miniaturisation.
Arrivé à un point où la couche d‟isolant n‟est plus épaisse que de quelques atomes, l‟isolant
high-k permet de maintenir une capacité de grille élevée tout en limitant le courant de fuite
parasite à travers la couche diélectrique donc l‟efficacité du système. Ce point fait l‟objet du
chapitre IV.

Le nombre de diélectriques à haute permittivité utilisés au cours des années a fortement

augmenté afin de rechercher des propriétés toujours améliorées : les matériaux diélectriques
de substitution pour remplacer l'oxyde de grille, au premier rang se trouvent certains oxydes
(HfO2, ZrO2, TiO2, Al2O3) ou encore des silicates, ceux-ci doivent respecter un cahier des
charges très strict [Wilk‟01]. L‟ensemble des propriétés imposées doit être supérieur ou au
moins égal à celle du SiO2. Aujourd‟hui l‟oxyde d‟Hafnium et les Silicates d‟Hafnium sont
les matériaux les plus prometteurs.

Si l‟intégration des empilements de type high-k-métal semble repousser les difficultés liées à
la miniaturisation, elle s‟accompagne de nombreux problèmes :

– la fiabilité des dispositifs est dégradée par rapport à un empilement Si/SiO2,

– les techniques de dépôt sont plus complexes et plus coûteuses pour un diélectrique high-k
que le procédé d‟oxydation thermique utilisé dans le cas du SiO2, [ROBE‟04]. Si bien que
l‟interface Si/SiO2 reste, à l‟heure actuelle, considérée par certains comme un « cadeau de la
nature » [LUCO05] difficilement remplaçable

– une dégradation de la mobilité dans le canal par l‟empilement de grille [Fischetti‟01]

[LUJA‟05] [HOBBS‟03] (l‟effet sur la mobilité sera approfondi au chapitre IV),

– jusqu‟à présent, l‟intégration des diélectriques high-k nécessite une couche d‟oxyde
d‟interface SiO2 pour limiter la dégradation de la mobilité. De plus, la couche d‟interface va
servir de tampon et prévenir le claquage franc de l‟empilement tout entier [CHO‟08].

28
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

4. CONCLUSION

Dans ce chapitre, nous avons décrit dans un premier temps l'évolution de la microélectronique
et du transistor MOS, de ses origines à nos jours, en insistant sur la volonté constante de
miniaturisation des dispositifs.

Dans un second temps, nous avons mis en évidence l‟intérêt de la miniaturisation des
composants semi-conducteurs mais également ses limitations. En effet, de nombreux
phénomènes physiques qui apparaissent avec la réduction des dimensions des transistors:
effets canaux courts, fuites de grilles, et la déplétion de la grille, etc., sont susceptibles de
dégrader les caractéristiques des dispositifs fortement submicroniques.

Dans une troisième partie, nous avons exploré les nouvelles solutions pour contrer les effets
parasites liés à la miniaturisation. En effet, une simple réduction d‟échelle est insuffisante
pour continuer d‟améliorer les performances du transistor MOS, il est donc envisagé
d‟introduire de nouvelles architectures et de nouveaux matériaux. L‟intégration d‟un
diélectrique "high-k" au niveau de l‟empilement de grille constitue une solution pour limiter
les courants de fuites à travers l‟oxyde de grille. Une autre solution très prometteuse pour
augmenter la vitesse des porteurs, consiste à incorporer un film de silicium contraint au
niveau du canal.

29
Chapitre I Le transistor MOS à effet de champ : miniaturisation et nouveaux matériaux

Références bibliographiques

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35
Chapitre II Génération de contraintes dans les dispositifs MOS

Chapitre II : Génération De Contraintes

Dans Les Dispositifs MOS

II.1. IMPACT DES CONTRAINTES MECANIQUES EN

MICROELECTRONIQUES
II.1.1. Effets néfastes des contraintes mécaniques en microélectronique
II.1.2. L‟ingénierie des contraintes mécaniques : une source de progrès en microélectronique
II.1.2.1. Ingénierie de substrats : canaux épitaxiés.
II.1.2.2. Contraintes induites par le procédé (process induced stress)
II.1.2.2.1. Contrainte généré par le procédé STI
II.1.2.2.2. Contrainte imposée par les couches de siliciures
II.1.2.2.3. Couche d‟arrêt de la gravure des contacts CESL
II.1.2.2.4. Couches SiGe ou SiC enterrés dans les régions source-drain

II.2. UTILISATION DES CANAUX EPITAXIES POUR AMELIORER LE

TRANSPORT DANS LES TRANSISTORS nMOS
II.2.1. Le Silicium contraint
II.2.1.1. Définition
II.2.1.2. Croissance d‟un film de Silicium sur un pseudo substrat de SiGe
II.2.1.2.1. Pseudo substrat de SiGe
II.2.1.2.2. Epaisseur critique du Si contraint
II.2.2. Propriétés physiques de canal Silicium contraint en tension bi-axiale
II.2.2.1. Structure et diagramme de bande du Silicium non contraint
II.2.2.2. Structure de bande du canal sous contraintes
II.2.2.2.1. Bande de conduction
II.2.2.2.2. Bande de valence

II.3. RELATION ENTRE LE POURCENTAGE DE GERMANIUM ET

LA CONTRAINTE INDUITE DANS LE CANAL
II.3.1. Paramètre de maille
II.3.2. Bandes d‟énergie
II.3.3. Mobilité des porteurs de charges
II.3.4. Permittivité

II.4. CONCLUSION
Références bibliographiques

36
Chapitre II Génération de contraintes dans les dispositifs MOS

Chapitre II
GENERATION DE CONTRAINTES DANS
LES DISPOSITIFS MOS

L’amélioration du transport électronique dans des transistors MOS

submicroniques nécessite l’intégration de nouveaux matériaux. Dans ce second
chapitre, nous nous intéresserons plus particulièrement à l’introduction
intentionnelle d’une contrainte mécanique en tension bi-axiale au niveau du
canal comme solution au remplacement de silicium de la zone active par une fine
couche de silicium déposée par épitaxie sur un pseudo-substrat de SiGe afin
notamment d’augmenter les performances du dispositif.
Dans un premier temps, nous aborderons l’historique concernant les
contraintes mécaniques, de leur évitement à leur exploitation en
microélectronique.
Dans un second temps, nous présenterons l’architecture correspondant à
un canal contraint sur un matériau bien particulier, le silicium monocristallin.
Les divers aspects théoriques du silicium contraint ainsi que les différentes
notions indispensables à la bonne compréhension du chapitre de résultats qui
viendra par la suite seront traités.
Dans la dernière partie, nous nous focaliserons sur les modèles physiques
essentiels qui traitent la relation entre le pourcentage de Germanium et la
contrainte induite dans le canal. Nous présenterons en particulier les modèles
concernant le phénomène de la modification de la structure de bandes d’énergies.

37
Chapitre II Génération de contraintes dans les dispositifs MOS

1. IMPACT DES CONTRAINTES MECANIQUES EN

MICROELECTRONIQUE

Pendant de nombreuses années, les contraintes mécaniques induites dans les structures des
circuits intégrés silicium étaient perçu comme un phénomène néfaste que l‟on a cherché à
réduire. Ce n‟est que depuis ces deux dernières décennies que, la compréhension des
mécanismes responsables des contraintes ainsi que de leurs maitrise à différents niveaux
d‟échelles, ont commencé à devenir des sources de progrès en microélectronique, afin
notamment d‟augmenter les performances des dispositifs [Brillo05].

1.1. EFFETS NEFASTES DES CONTRAINTES MECANIQUES EN

MICROELECTRONIQUE

En microélectronique, la fabrication des différents composants d‟un circuit intégré sur une
plaque de Silicium, passe par un certain nombre d‟opérations technologiques de manière plus
ou moins répétée. Ces opérations consistent en général à des nettoyages de surface, des
oxydations, des dépôts, des recuits, des photolithographies, gravures, etc., voir Figure (2.1).

Figure. 2.1 Représentation schématique des différentes étapes technologiques

permettant de réaliser des circuits intégrés [Mireille06]

Chacun de ces composants peut être schématisé par un empilement de différents matériaux en
couches minces, voir Figure (2.2). Ces matériaux peuvent être des semi-conducteurs, des
conducteurs ou des isolants, ayant chacun des propriétés mécaniques et des contraintes

38
Chapitre II Génération de contraintes dans les dispositifs MOS

intrinsèques différentes, (par exemple la différence de coefficient de dilation thermique α

(Tableau 2.1)), afin de réaliser ces dispositifs.

Tableau.2.1 Coefficient de dilatation

thermique α des principaux matériaux
utilisé lors de la réalisation d’un
circuit intégré [vayrette11]

Figure. 2.2 Vue en coupe d’un circuit intégré du noeud

technologique 90nm [vayrette11]

Dans les paragraphes suivants nous allons détailler quelques phénomènes élémentaires induits
par les contraintes des matériaux structurés :

1.1.1. Impact de la courbure des plaques de silicium

Les contraintes mécaniques non intentionnelles des matériaux structurés, induites par chacune
des opérations technologiques (oxydations, recuits, etc.) ont une influence directe sur la
courbure de la plaquette de Silicium d‟un circuit intégré.

La Figure (2.3) représente un exemple d‟évolution de la courbure d‟une plaquette de Si au

cours d‟un processus de fabrication d‟un circuit intégré. De cette figure, nous pouvons
constater que la plaquette passe plusieurs fois d‟une courbure convexe à concave au cours des
étapes de fabrication. De ce fait, si la courbure finale est trop importante, elle peut empêcher
un contacte uniforme de la plaquette avec son support [Mireille06]. Ceci peut être la cause de
pertes de rendement. Par exemple, lors de certaines étapes clés telles que les recuit
thermiques, la température de la plaque sera mal contrôlée, entrainant ainsi l‟apparition des
défauts cristallins (plan de glissement par exemple) [Mireille06].

39
Chapitre II Génération de contraintes dans les dispositifs MOS

Figure. 2.3 Evolution de la courbure d’une plaquette de Silicium au cours d’un

processus de fabrication d’un circuit intégré [Vayrette11]

1.1.2. Impact des défauts dans les plaques de silicium

Les différentes étapes de fabrication de la plaquette du Silicium peuvent effectivement
générer des défauts cristallins ponctuels (lacunes, interstitielles, impureté substitutionnelle,
etc.) ou étendus (dislocations, précipités, joints de grains, etc.) (Figure (2.4)), dans la
structure. La présence de ces défauts entraîne une distorsion locale du réseau cristallin et
engendre ainsi une contrainte locale dans le volume du cristal, ce qui dégrade
potentiellement les propriétés électriques (courants de fuites) ou mécaniques du composant
[Mireille06].

Figure. 2.4 Représentation schématiques des défauts ponctuels dans le Silicium et des précipités
associés, ainsi que de leur impact principal sur le procédé de fabrication [Mireille06].

40
Chapitre II Génération de contraintes dans les dispositifs MOS

1.1.3. Défauts générés par les couches contraintes

Plus graves sont les défauts engendrés par les films déposés dans un état de contraintes sur un
substrat, car elles sont très difficilement contrôlables, et dans la majorité des cas rendent les
structures inutilisables. Généralement, les couches contraintes peuvent générer des défauts
d‟adhérences qui se manifestent sous formes de :

- Fissures et décollements des films sur le substrat pour les contraintes de tension [Fau06] :
Voir Figure (2.5).
- Cloques engendrés par les contraintes de compression. Voir Figure (2.6). Ces défauts ont
été largement étudiés dans la littérature [Goudeau 06], [Moo02], [Hut92], [Ser04], car ils
sont plus fréquents que les fissurations.

Ces défauts dépendent principalement des épaisseurs des films, et de l‟énergie d‟adhésion, et
ils s‟expliquent par la relaxation des contraintes aux seins des films.

Figure. 2.5 Structures de défauts Figure. 2.6 Structures de cloquage à la

engendrés par les contraintes de tension : surface de films engendrés par des
(a) Fissures, (b) décollement [Rochette08] contraintes de compression : (a) rides
rectilignes (b) cordons de téléphone
[Goudeau06]

1.1.4. Contraintes dans les interconnexions métalliques

Les interconnexions d‟un circuit intégré sont constituées d‟une multitude de couches
conductrices superposées, isolées entre elles par des couches diélectriques, (figure 2.7), afin
d‟assurer la conduction entre les différents composants à semi-conducteurs. Au sein des
interconnexions, la distribution inhomogène des contraintes thermomécaniques peut induire,
un grand nombre de phénomènes néfastes. Comme par exemple la formation des cavités ou
"voids" dans le cuivre [IKARASHI03], [Grégoire05], (figure 2.8). Ces cavités apparaissent
dans les endroits les plus en tension et croissent grâce à la migration et la précipitation des

41
Chapitre II Génération de contraintes dans les dispositifs MOS

lacunes abondantes dans le cuivre, selon le gradient de contraintes [Hayashi05], [Wang02],

[Wang05], [Chérault05]. Ce phénomène est très critique car, dans un premier temps, il
augmente la résistance électrique des lignes puis, dès lors que la cavité est aussi large que la
ligne, il va rompre totalement la ligne, et empêche ainsi la conduction électrique.

Figure. 2.7 Vue 3D de réseau d’interconnexions Figure. 2.8 Cavité localisée sous un via
métalliques (après retrait du matériau d’interconnexion, induite par un gradient
diélectrique) de contraintes, d’après [IKARASHI03]

1.2. L’INGENIERIE DES CONTRAINTES MECANIQUES : UNE

SOURCE DE PROGRES EN MICROELECTRONIQUE

Depuis quelques années, l‟introduction intentionnelle et maitrisée des contraintes mécaniques

dans le canal est apparue comme une source d‟amélioration des performances du transistor
MOS. Les industriels ont en effet réussi à augmenter la mobilité des porteurs de charge dans
cette région active, en se servant de l'effet piézorésistif du silicium. C‟est ce que l‟on appelle
l‟ingénierie de contrainte. La figure (2.9) résume les différentes méthodes technologiques
utilisées actuellement pour contraindre le canal.

Figure. 2.9 Méthodes technologiques actuelles, pour améliorer la mobilité des porteurs de
charge, basées sur l’introduction de la contrainte mécanique dans le canal.

42
Chapitre II Génération de contraintes dans les dispositifs MOS

On peut distinguer deux approches :

1.2.1. Ingénierie de substrats : Canaux épitaxiés

Cette approche est basée principalement sur la modification du substrat standard afin
d‟obtenir une contrainte dans le canal. Elle consiste à faire croitre un film de Silicium par
épitaxie, sur un substrat relaxé de Silicium- Germanium (Sil-xGex) possédant un paramètre de
maille légèrement différent ce qui permet de modifier la taille de la maille cristalline et de
créer ainsi une contrainte en tension bi-axiale uniforme sur toute la surface du film de
silicium. Cependant, il est également possible d‟appliquer cette technique (SRB, strained
relaxed buffer) au substrat SOI (Silicon On Insulator), on obtient alors au cours du procédé «
smart-cut » les strucures (sGOI, strained Silicon Germanium On Insulator) [MIZUNO 99] et
(sSOI, strained SOI) [GHYS05] tel qu‟il est illustré sur la figure (2.10).
Ces différentes structures, permettent ainsi d'obtenir à la fois un gain en mobilité sur les
électrons (nMOS) et les trous (pMOS) dans le canal des transistors [Rim 98].

Figure. 2.10 Procédé de fabrication des structures sGOI et sSOI [OZT05], Après la gravure
sélective de la couche intermédiaire de SiGe, le film Silicium garde toujours son état de
contrainte.

1.2.2. Contraintes induites par le procédé (Process Induced Stress)

Les contraintes locales générées par un nombre d‟étapes diverses de procédé de fabrication
d‟un transistor MOS telles que, l‟isolement par tranchés STI, la formation des siliciures, les
Couches SiC ou SiGe enterrés dans les régions source-drain, sont devenues un élément
essentiel pour augmenter la mobilité des porteurs de charges dans le canal de conduction à
l‟égale de la réduction des dimensions. De ce fait, il est particulièrement intéressant de
comprendre la manière dont ces contraintes sont induites dans le canal et d‟expliquer leurs
effets sur les caractéristiques piézorésistives du Silicium, c‟est-à-dire leurs influences sur la
mobilité des électrons et des trous. Nous illustrons ce point par les exemples suivants :

43
Chapitre II Génération de contraintes dans les dispositifs MOS

1.2.2.1. Contrainte générée par le procédé STI

Le procédé d‟isolement par tranchée peu profondes (STI, „Shallow Trench Isolation‟), est
une technique servant à l‟isolation électrique des dispositifs adjacents (mémoires,
transistors…). le STI est créé tout au début de procédé, avant la formation des dispositifs,
donc au cour des différents budgets thermiques, il va subir une variation de températures, et
il se peut alors qu‟il se ré-oxyde en créant ainsi une compression latérale [Ortolande06],
comme le montre la figure (2.11). Cette contrainte mécanique directement appliquée sur la
zone active (Si) du transistor est à l‟origine d‟une modification de la mobilité des porteurs de
charges : deux cas peuvent être distingués,
1- Dans le cas d‟un transistor MOS conventionnel, le STI applique une contrainte
compressive uniquement selon la direction de la largeur W du transistor [EN01], car
latéralement, la distance (appélée ici "a") entre le bord de la grille et le bord du STI est
suffisamment importante. L‟intensité de cette compression varie alors en fonction de W. En
effet, pour des transistors MOS très larges, on n‟observe aucun effet, mais dès que la distance
W diminue, l‟intensité de la compression augmente [GALLON03], ce qui provoque une
dégradation de la mobilité des porteurs.
2- Dans le régime sub-micronique, et plus particulièrement sur des transistors pMOS court
(L<100nm) à petites zones actives, le procédé STI est capable de générer une compression
dans les deux directions, selon la largeur W et parallèlement au canal (latérale). Alors avec
cette contrainte compressive pseudo bi-axiale [chanmougame05], (figure 2.12), la mobilité
des trous est améliorée.

Figure. 2.11 Représentation schématique de Figure. 2.12 Compression pseudo bi-axiale

la ré-oxydation des flancs de STI durant les du STI pour pMOS conventionnel avec.
différents budgets thermiques [Ortoland06] L<100nm et W<0.5μm

1.2.2.2. Contrainte imposée par les couches de siliciures

Les siliciures ont été choisis dans les applications CMOS pour leurs faibles résistivités (entre
15 et 150μΩ.cm), et ce depuis les années 1970. Dans la littérature, une vaste gamme de
siliciures de métaux a été considérée: initialement le siliciure de titane (TiSi2), ayant été
remplacé par du siliciure de cobalt CoSi2 pour les technologies CMOS 0,25μm et au-delà
[Maex93], puis plus récemment par Le siliciure de nickel [Tu75], [d‟Heurle84]. Les siliciures

44
Chapitre II Génération de contraintes dans les dispositifs MOS

dans les sources /drain et les grilles sont formés simultanément par interdiffusion d‟une
couche de métal et du Silicium sous-jacent. Au cours du chauffage du système métal/Si, le
changement de volume entre le siliciure formé et le mélange (métal déposé et silicium) crée
des contraintes en tension sur le canal du transistor (type uniaxiale), (figure 2.13).

Figure. 2.13 Schéma représentatif de la contrainte au niveau du canal, partie

active du transistor MOS, générée par les couches de siliciures [Ortoland06]

1.2.2.3. Couche d’arrêt de la gravure des contacts CESL

C‟est à partir de la technologie 0.25μm, que les films de nitrure de silicium intrinsèquement
contraints sont utilisés pour réaliser la couche d'arrêt de la gravure des contacts (CESL,
Contact Etch Stop Layer). Cette couche recouvre le transistor, les zones actives de silicium et
les tranchées d‟isolation, afin d‟éviter les dommages provoqués par la gravure dans le cas
d‟un mauvais alignement des contacts, voir figure (2.14).

Figure. 2.14 Schéma représentatif de l’intérêt de la couche d’arrêt de la gravure des

contacts appelée CESL [ortoland06]

Les propriétés mécaniques de la couche de nitrure de Silicium sont exploitées pour améliorer
les performances des transistors nMOS, ou pMOS [Hsu07], [Belyanski08]. En effet, au
moment du dépôt, La contrainte intrinsèque dans cette couche se transmet au canal et modifie
ainsi la maille cristalline du Silicium, de ce fait la mobilité des porteurs est améliorée. Il est
cependant important de noter que pour améliorer les transistors nMOS on a besoin d‟utiliser
des couches de nitrure contraint en tension, voir Figure (2.15), alors que pour les pMOS cela

45
Chapitre II Génération de contraintes dans les dispositifs MOS

est fondamentalement différent selon l‟orientation du substrat. Dans le cas <110> il faut
choisir un CESL en compression, alors que dans le cas <100> les transistors sont insensibles
à la contrainte [Ortoland06].

Figure. 2.15 Schéma représentatif de la contrainte en tension dans le canal de

type-n créée par une couche d’arrêt de la gravure des contacts CESL.

1.2.2.4. Couches SiC ou SiGe enterrés dans les régions source-drain

La formation d‟une couche de SiGe par croissance épitaxiale sélective dans les régions source
et drain d‟un transistor pMOS, permet d‟exercer une contrainte de compression uni-axiale
parallèle à la direction du transport des charges électriques dans le canal Silicium, voir Figure
(2.16). Ce type de contrainte assure une augmentation de la mobilité des trous, voir figure
(2.17) et dépend fortement des paramètres géométriques tels que la longueur du canal, la
profondeur des jonctions source/drain [Eneman05], [Eneman06], ainsi que du procédé
d‟épitaxie (concentration de Ge dans l‟alliage SiGe, par exemple).

Figure. 2.16 Image TEM en « cross-section » Figure. 2.17 Evolution de la mobilité des trous
d’un transistor pMOS une compression uni- en fonction du champ effectif pour des couches
axiale sur le canal de conduction Silicium est de Silicium soumises à une contrainte bi-axiale
générée par les régions Source et Drain en SiGe ou uni-axiale. [THOM04]
[THOM04]

46
Chapitre II Génération de contraintes dans les dispositifs MOS

Selon le même principe que les source/drain en SiGe, on peut utiliser des jonctions
source/drain en SiC, pour les transistors nMOS. Dans ce cas une contrainte en tension est
introduite dans le canal de conduction, entrainant donc une augmentation de la mobilité des
électrons [Ang05].

2. UTILISATION DES CANAUX EPITAXIES POUR

AMELIORER LE TRANSPORT DANS LES nMOS

Dans la première partie de ce chapitre, la maitrise d‟une contrainte mécanique par différentes
approches technologiques a été présentée comme un outil incontournable pour améliorer le
transport électronique dans les dispositifs MOSFET de taille fortement submicroniques.
Cependant, notre choix se porte sur la méthode de canal épitaxié, en utilisant l‟alliage de
Silicium Germanium SiGe. Cette technique, basée sur la différence de maille entre les deux
matériaux Si/SiGe, permet d‟inclure une contrainte en tension bi-axiale dans le canal d‟un
transistor nMOS. La deuxième partie de ce chapitre est ainsi entièrement dédié à l‟analyse de
cette approche, nous présenterons en particulier les aspects théoriques et les propriétés
physiques du canal de silicium contraint.

2.1. CANAL DE SILICIUM CONTRAINT EN TENSION BI-AXIALE

2.1.1. Définition

Une contrainte mécanique représente une force par unité de surface, elle est donc homogène
à une pression. L‟unité de contrainte dans le système international est le Pascal (symbole Pa).
L‟application d‟une contrainte mécanique sur le canal d‟un transistor MOS, permet
d‟introduire une déformation sur la maille cristalline du semi-conducteur, ce qui permet de
modifier la mobilité des porteurs de charges dans cette zone. En effet une contrainte est dite
en tension si elle tend à augmenter le paramètre de maille horizontal du cristal de Silicium
dans la direction de la force appliquée, et de diminuer le paramètre de maille vertical pour
garder le volume de la maille élémentaire identique. L‟état inverse est obtenu avec une
contrainte en compression, voir figure (2.18).

De plus, une contrainte sera dite uni-axiale si elle est appliquée uniquement selon la direction
de conduction des charges (source/drain), et bi-axiale lorsqu‟elle est appliquée dans le plan du
transistor (selon deux directions), voir figure (2.19).

47
Chapitre II Génération de contraintes dans les dispositifs MOS

Figure. 2.18 Représentation schématique des Figure. 2.19 Schéma représentatif d’une
couches sous contraintes mécaniques, a) en contrainte bi-axiale dans le canal du
compression, b) en tension transistor MOSFET

Actuellement, les alliages de silicium-germanium (SiGe) sont les alliages les plus employés
dans l‟industrie de la microélectronique, pour la fabrication des composants MOS à canal
contraint. En effet, pour le système silicium / germanium, le paramètre de maille du
germanium est plus grand de 4,18% que celui du silicium (cf, Tableau 2.2), l‟alliage (SiGe)
a également un paramètre de maille supérieur à celui du silicium.

En conséquence, les couches de SiGe vont être contraintes en compression bi-axiale dans le
plan de croissance lors de leur épitaxie sur un substrat de silicium. Ce qui sera favorable pour
augmenter la mobilité des trous, ceci implique qu‟une jonction (SiGe-Si) concerne
l‟amélioration des performances des transistors PMOS.

Inversement, une fine couche de silicium se trouvera en tension bi-axiale dans le plan si on
l‟a fait croitre sur un substrat de SiGe relaxé. L‟hétéro-structure (s-Si/SiGe) est la plus
intéressante pour les transistors MOS à canal de type n, en termes de gain en mobilité pour les
électrons.

Tableau.2.2 Propriétés structurales et électriques du Silicium et du Germanium à

température ambiante. (Les valeurs de coefficients thermiques, de gap et des mobilités sont
respectivement issues de [Rochette08] [BRAUN58] et [HALL06]).

48
Chapitre II Génération de contraintes dans les dispositifs MOS

2.1.2. Croissance d’un film de Silicium sur un pseudo substrat de SiGe

Dans le cas de la croissance d‟un film de Silicium par épitaxie sur un substrat de Silicium-
Germanium (Sil-xGex) relaxé, la maille de Silicium possédant un paramètre légèrement
inférieur à celui de SiGe va se déformer pour adopter le même paramètre imposé par le
pseudo-substrat, ce qui permet de créer ainsi une contrainte en tension bi-axiale uniforme sur
toute la surface du film de silicium, voir figure (2.20).

Figure. 2.20 Film de silicium contraint en tension bi-axiale par un pseudo-substrat de SiGe.

2.1.2.1. Pseudo substrat de SiGe

Lorsqu‟on fait croitre une couche de SiGe sur un substrat de silicium, son paramètre de maille
va s‟adapter au substrat dans le plan de la croissance, dans ce cas une contrainte compressive
est créée, voir figure (2.21 - a). Mais au-delà d‟une certaine épaisseur dite épaisseur critique,
des dislocations sont introduites à l‟interfaces entre la couche et le substrat, permettant la
transition de la couche de SiGe d‟un état contraint à un état relaxé. Ainsi, cette couche relaxée
va adopter en surfaces le même paramètre de maille qu‟un substrat de Si1-xGex: on nommera
un tel empilement un pseudo-substrat de Si1-xGex, voir figure (2.21 -b).

49
Chapitre II Génération de contraintes dans les dispositifs MOS

Figure. 2.21 a) Croissance épitaxiale d’une couche de Si1-xGex sur un substrat de silicium,
b) Empilement constituant un pseudo-substrat de SiGex

2.1.2.2. Epaisseur critique du Si contraint

L‟épaisseur critique de relaxation d‟une couche de Silicium contraint dépend de la
concentration en germanium du substrat de SiGe. Plusieurs modèles existent dans la
littérature pour prédire l‟épaisseur critique. On peut citer entres autres celui développé par
Samavedam et al [Samav99], dont une épaisseur critique de 20.5nm a été calculée pour un
pourcentage en germanium de 20%. D‟autre part une valeur d‟épaisseur critique a été
déterminée autour de 17nm pour un silicium contraint sur Si0.75Ge0.25. [Nayak93].

2.2. PHYSIQUE DU CANAL DE SILICIUM CONTRAINT

2.2.1. Structure cristalline et diagramme de bandes du silicium non

contraint
Le silicium présente une structure dérivée du système cubique à faces centrées (cfc), de type
diamant, qui est constituée de deux sous réseaux, décalé l‟un par rapport à l‟autre du quart de
la diagonale principale, comme illustrée sur la Figure (2.22 -a). Chaque atome du Silicium est
au centre d'un tétraèdre, et est lié par des liaisons covalentes à ses quatre plus proches
voisins, voir figure (2.22-a).

50
Chapitre II Génération de contraintes dans les dispositifs MOS

Figure. 2.22 a) La structure cristalline du silicium, b) Première zone de Brillouin du silicium

2.2.1.1. Bande de conduction du silicium non contraint

Le minimum de la bande de conduction du Silicium non contraint se situe à une distance
approximative de 0.85 du centre de la zone de Brillouin, sur le chemin Γ-X, dans la direction
[100] appelée Γ. Le Silicium étant un cristal cubique, il existe alors 6 directions équivalentes:
[ ] [ ] [ ] [ ] [ ] [ ]. Ce qui donne 6 minima équivalents, également
appelés vallées Γ.
La figure (2.23) représente les deux familles des vallées Γ, d‟une part les vallées Γ2
dégénérées 2 fois, situées suivant la direction [001] perpendiculaire au plan de conduction des
électrons, et les vallées Γ4 dégénérées 4 fois, dont l‟axe de révolution est orienté selon les
directions [100] et [010] dans le plan de conduction des électrons.

Ainsi, des surfaces ellipsoïdales iso-énergies sont alors disposées autour de chaque minimum
d‟énergie [MATHIEU98], avec une masse longitudinale (ml) de 0.916m0, et une masse
-30
transverse (mt) de 0.19m0 (m0 étant la masse de l‟électron dans le vide m0 = 0,910956*10 kg).

De ce fait, l‟application d‟un champ électrique ⃖ dans la direction [010] par exemple,
entrainant le mouvement des électrons occupant la vallée Γ2 avec une masse effective
transverse mt. Tandis que, les électrons occupants la vallée Γ4, leur conduction dans ce cas,
sera avec une masse longitudinale ml, voir figure (2.24).

51
Chapitre II Génération de contraintes dans les dispositifs MOS

Figure. 2.23 Représentation des deux Figure. 2.24 Représentation schématique

familles des vallées Δ2 et Δ4 de la bande des surfaces ellipsoïdales autour de chaque
de conduction du Silicium non contraint. minimum d’énergie, mt est la masse
transversale (petit axe) et ml est la masse
longitudinale (grand axe)

2.2.1.2. Bande de valence du Silicium non contraint

Le sommet de la bande de valence du Silicium non contraint situé au centre de la zone de
Brillouin Γ, en k=0, constitue un point de convergence de deux bandes, la bande de trous
légers ou "Light Holes" (LH), et la bande de trous lourds ou "Heavy Holes"(HH). En
dessous desquelles se situe la troisième bande constituant la bande de valence appelée la
bande de "Split Off " (SO), à une énergie légèrement plus basse par rapport aux deux
premières (Γ0=44meV), voir figure (2.25).

Figure. 2.25 Structure de bande du silicium d’après [Richar 04] ; zoom : représentation
schématique du sommet de la bande de valence [Rochette 08]

52
Chapitre II Génération de contraintes dans les dispositifs MOS

2.2.2. Structure de bande du canal de Silicium sous contrainte en tension

bi-axiale
2.2.2.1. Bande de conduction
La mise sous contrainte en tension bi-axiale du film de silicium actif par la croissance
épitaxiale de celui-ci sur un substrat virtuel de silicium-germanium (Sil-xGex) présentant une
concentration atomique en Germanium inférieure à 50 at.%, entraine une modification de la
structure de bande de conduction du Silicium. La figure (2.26) illustre cet effet et montre une
levée partielle de la dégénérescence du minimum de la bande de conduction suivant les deux
vallées Γ2l.
Il en résulte alors, une population préférentielle des électrons dans les deux vallées (Γ2), voir
figure (2.27), dans ce cas c‟est la masse effective transverse qu‟il faut prendre en compte pour
la contribution en conduction.
De ce fait, la séparation en énergie des deux groupes de vallées Γ2 et Γ4 est à l‟origine d‟une
part de la réduction de la masse effective de conduction, voir figure (2.28) et d‟autre part de la
diminution des interactions avec les phonons inter-vallées, entrainant ainsi une amélioration
de la mobilité des électrons [currie04], [Vogel03], [Fichetti96].

Figure. 2.26 Structure de bande du Silicium sous Figure. 2.27 Distribution des électrons dans
contrainte en tension bi-axiale. les vallées Δ2 et Δ4 du silicium contraint

L‟effet d‟augmentation de la mobilité des électrons dans le canal de conduction en fonction de

la concentration en germanium, grâce à l‟utilisation d‟une contrainte en tension bi-axiale a pu
être mis en évidence par beaucoup de recherches comme le montre la Figure 2.29.

53
Chapitre II Génération de contraintes dans les dispositifs MOS

Figure. 2.28 Évolution de la masse effective Figure. 2.29 Évolution du facteur

transverse des électrons avec une contrainte d’amélioration de la mobilité maximale des
en tension bi-axiale (correspondance % Ge). électrons d’un canal s-Si/SiGe en fonction de la
[100] correspond aux vallées Δ4, et [001] concentration en Ge [Hoyt02]
correspond aux vallées Δ2 [Richard03]

2.2.2.2. Bande de valence

Quant aux bandes de valence, l‟introduction de la contrainte en tension bi-axiale dans le canal
entraine une levée de la dégénérescence entre la bande de trous lourds (HH) et la bande de
trous légers (LH) dont le maximum d‟énergie est supérieur à celui du matériau non contraint
[PAKF03].

Figure. 2.30 Diagramme E(k) de la bande Figure. 2.31 Évolution du gain en mobilité pour
de valence du Silicium contraint en tension les électrons et les trous sous contrainte en
bi-axiale tension bi-axiale en fonction de la concentration
en Ge [Rim03]

54
Chapitre II Génération de contraintes dans les dispositifs MOS

La séparation en énergie ΓE entre les deux bandes (LH) et (HH) est de l‟ordre de 38- 40meV
par un pourcentage en Germanium de 10% [Ober98], [Nayak94]. L‟effet de cette contrainte
est illustré sur la figure (2.30). De cette figure on montre que la sous bande des trous légers
est décalée vers les hautes énergies au-dessus de la bandes de trous lourds. En effet cette
bande sera énergétiquement plus favorable et sera généralement peuplée. La conduction se
fait alors par des trous majoritairement légers. Ceci entrainera une amélioration de la mobilité
des trous [Fichetti96], voir figure (2.31).

3. RELATION ENTRE LE POURCENTAGE DE

GERMANIUM ET LA CONTRAINTE INDUITE DANS LE
CANAL

Le niveau de contrainte induite dans le canal dépend des conditions du procédé (la différence
des coefficients thermiques des deux matériaux (Si/ SiGe), voir Tableau (2.2)), et surtout de la
fraction molaire de germanium dans l‟alliage SiGe. Dans cette partie on se propose de
rappeler les modèles physiques existants dans la littérature qui traitent la relation entre le
pourcentage de Germanium et la contrainte générée dans le canal.

3.1. PARAMETRE DE MAILLE

La valeur du paramètre de maille de l‟alliage Si1-xGx en fonction de la proportion x en

germanium est extrapolée linéairement entre le paramètre de maille du Silicium aSi (5.431Å)
et celui du germanium aGe (5.6575Å) par la loi de Veegard [Végard], [Polleux01]. On obtient
ainsi la relation suivante :

( )
( ) (II.1)

On peut également déterminer par une loi parabolique décrite à l‟aide des valeurs mesurées
expérimentalement [Dismukes64], l‟évolution du paramètre de maille de l‟alliage SiGe avec
sa concentration x en Germanium comme suit :

( )
(II.2)

Cependant, les valeurs mesurées montrent une faible déviation autour de loi de Veegard, voir
Figure (2.32).

55
Chapitre II Génération de contraintes dans les dispositifs MOS

Figure. 2.32 Comparaison entre la loi de Veegard et la loi parabolique obtenue par Dismukes
pour déterminer la valeur du paramètre de maille de l’alliage SiGe

3.2. BANDES D’ENERGIE

3.2.1. Rétrécissement de la largeur de la bande interdite

3.2.1.1. Silicium en tension sur pseudo-substrat de SiGe (sSi /Si Gex relaxé)
La contrainte en tension bi-axiale générée dans le film de Silicium déposé par épitaxie sur un
pseudo-substrat de SiGe (s-Si/Si Gex relaxé) a une influence significative sur la modification
de la structure de bandes. En effet, la largeur de la bande interdite de la fine couche de
Silicium contraint, devient une fonction de la fraction molaire x de Germanium de matériau
Si1-xGex comme suit [Himanshu09], [Zang05]:

Eg s _ Si ( x)  Eg Si  Eg s _ Si ( x) eV 
(II.3)

Avec :

Egs-Si(x), est la différence entre le niveau haut de la bande de valence et le niveau bas de la
bande de conduction du silicium contraint.
EgSi, étant l‟énergie de la bande interdite du Silicium (1.12 eV à température ambiante).
ΔEgs-Si(x), représente le rétrécissement de la largeur de la bande interdite du Si contraint.

Dans ce cas, M. J. Kumar [Kumer 07] a démontré que le rétrécissement de la largeur de

bande interdite du Si contraint varie linéairement en fonction de la fraction molaire x en
germanium. Le terme ΓEgs-Si(x) qui définit la réduction de bande interdite s‟écrit alors
[Kumer 07]:

56
Chapitre II Génération de contraintes dans les dispositifs MOS

Eg s _ Si ( x)  0.4 x eV 

(II.4)

3.2.1.2. Si1-xGex relaxé sur un substrat Si bulk (Si1-xGex relaxé/Si)

L‟effet le plus direct qui peut être observé dans le film de SiGe relaxé consiste en le
rétrécissement de la distance séparant la bande de valence de la bande de conduction
(ΓEgSiGe), lorsque la concentration de germanium dans l‟alliage SiGe augmente. Ceci a
effectivement été traité théoriquement par un ensemble de références bibliographiques,
conduisant à diverses expressions de (ΓEgSiGe) en fonction de x (x étant le % en Germanium).
Ce rétrécissement (ΓEgSiGe) est donné sous la forme d‟une relation linéaire (2.6) en fonction
de x par [Kumer07]:

Eg SiGe ( x )  0.467x eV 

(II.5)

3.2.2. Alignement de bandes d’énergie

Quand on met en contact deux semi-conducteurs (A) et (B), leurs bandes d‟énergies s‟alignent
dans une configuration précise créant ainsi différents types de systèmes. Ceux -ci sont
résumés dans la figure (2.33). En fonction de la localisation des porteurs de charges, on parle
de l‟alignement de bande de type I, de type II ou de type III.

 Dans l‟alignement de bande de type I, la bande interdite du matériau (A) est plus large
que celle du matériau (B), et cette dernière se trouve incluse dans la bande interdite du
matériau grand gap. Dans ce cas, l‟électron comme le trou se trouvent dans le matériau
(B).
 Dans le cas de l‟alignement de bande de type II, soit le minimum de la bande de
conduction, ou le maximum de la bande de valence du matériau (A) se trouve à
l‟intérieur de la bande interdite du matériau (B). Cela donne une hétéro structure dans
laquelle les électrons et les trous ont tendance à ne pas se retrouver dans le même
matériau.
 Enfin, l‟alignement de bande type III, est un cas particulier du type II, dans lequel soit
le bord de la bande de valence, ou celui de la bande de conduction du matériau (A) est
quasiment aligné avec un des bords de bandes du matériau (B), dans ce cas un seul type
de porteurs est affecté. Ce type de système est utile lorsque l‟on veut bloquer ou
favoriser un des porteurs sans perturber l‟autre. C‟est le cas par exemple des hétéro
structures SiGe/Si.

57
Chapitre II Génération de contraintes dans les dispositifs MOS

Figure. 2.33 Classification des différents types d’alignement des bandes dans les
hétéro-structures d’après [Sze81]

3.2.2.1. silicium en tension sur un pseudo- substrat de SiGe (sSi /SiGex relaxé)
Dans ce cas, la largeur de la bande interdite de la fine couche de Silicium en tension étant
différente de celle du substrat virtuel de SiGe, on obtient des discontinuités de bande de
conduction (ΓECs) et de valence (ΓEVs) qui sont de même signe, figure (2.34).

Figure. 2.34 Alignement de bandes Figure. 2.35 Énergie de gap en fonction de

pour un empilement (sSi /Si Gex relaxé) la fraction molaire x de germanium pour un
empilement (sSi /Si Gex relaxé) [Rigers93]

C'est ce qu'on appelle l'alignement de bande de type II. En effet, un décalage de bande de
l‟ordre de 6 meV par pourcentage de Germanium est obtenue à la fois pour la bande de
conduction et de valence [LIU05]. Cependant, pour une composition en Germanium
(Ge=10%), l‟offset (ΓEVs) sur la bande de valence est déterminé par [Yang04] de l‟ordre de
21meV, et 58meV pour (ΓECs). Enfin, Riger [Riger93] a démontré que le décalage
énergétique de bandes sera d‟autant plus important que la concentration x en Germanium dans
le substrat soit forte, voir figure (2.35).

Si maintenant on exprime la variation du décalage énergétique de bandes en fonction de la

58
Chapitre II Génération de contraintes dans les dispositifs MOS

concentration en Germanium, on a les relations données par:

[ ]
{ ( )
[ ]
[ ]
( ) [ ] ( )
( ) [ ] ( )
{ [ ]

3.2.2.2. SiGe relaxé sur un substrat Si

Par ailleurs, pour une couche de SiGe relaxé sur un substrat Si, les discontinuités de bandes de
valences (ΓEVs) et de conduction (ΓECs) à l‟interface, sont de signes opposés, figure (2.36).

Figure. 2.36 Alignement de bandes pour un empilement (Si Gex relaxé/Si)

Dans ce cas, l‟offset (ΓECs) sur la bande de conduction étant négligeable, on obtient un
décalage énergétique uniquement sur la bande de valence.
Le décalage énergétique de bande dans le cas de d‟un empilement SiGe/Si, en fonction de la
concentration en Germanium est donné par les expressions suivantes :

[ ] ( )

[ ] ( )
{ [ ]

3.3. MOBILITE DES PORTEURS DE CHARGES

Comme nous venons de le voir, il est possible grâce au procédé "Ingénierie de substrat",
d‟exercer une contrainte en tension bi-axiale sur le canal de conduction. Cette approche

59
Chapitre II Génération de contraintes dans les dispositifs MOS

présente un intérêt important pour améliorer à la fois la mobilité des électrons et des trous
des transistors, notamment ceux de type n. Le model traitant ce paramètre de transport
électronique en fonction de la fraction molaire x en Germanium est donné par les relations
(II.9) et (II.10). La mobilité des électrons µn est donnée par l‟expression suivante [Jin10] :

( ) ( ) ( ) ( )
{
( ) ( ) ( ) ( )

Et l‟expression de la mobilité des trous µp est donnée par [Arora82] :

( ) (II.10)

Avec : µn0 est la mobilité des électrons à faible champ électrique.

Et µp0 est la mobilité des trous à faible champ électrique.

Les grandeurs µn0 et µp0 seront analysées par la suite dans le chapitre III.

3.4. CONSTANTE DIELECTRIQUE

La valeur de la constante diélectrique du matériau Si1-xGex dépend de la concentration x en

Germanium. La loi de Vegard permet une modélisation de la constante diélectrique εSiGe
tenant compte de la concentration en Ge [Pejčinovic89], [Danaie07] :

( ( ) ) ( ) ( ( ( ) ( ) )) (II.11)

εSi, εGe sont les constantes diélectriques du Silicium et du germanium respectivement, avec
εSi= 11.9 et εGe=16 [Sze81]

4. CONCLUSION

La première partie de ce second chapitre est consacrée à l‟étude de l‟impact des contraintes
mécaniques en microélectronique, de leur évitement à leur utilisation dans l‟industrie des
semi-conducteurs. Dans un premier temps, nous avons donné quelques exemples de
contraintes mécaniques que l‟on rencontre dans les films minces déposés, en montrant leurs
effets néfastes, qui peuvent entrainer l‟endommagement des structures réalisées. Dans un
second temps, nous avons mis en évidence l‟intérêt de la maitrise des contraintes mécaniques.
En effet, de nombreuses approches technologiques sont exposées: méthodes des canaux

60
Chapitre II Génération de contraintes dans les dispositifs MOS

épitaxiés, et les techniques des contraintes induites par le procédé, qui sont considérées
comme des sources d‟amélioration du transport électronique dans le canal des dispositifs
fortement submicroniques.
Dans une deuxième étude, nous avons abordé l‟architecture du transistor nMOS à canal de
silicium contraint. Pour cela, nous sommes tout d'abord revenus en détails sur l'ensemble des
points théoriques et physique nécessaires à une bonne compréhension de la structure de
Silicium monocristallin. Ensuite, nous avons étendu notre étude au Silicium contraint en
tension bi-axiale qui constitue le centre de notre travail.
Enfin, dans la dernière partie, nous avons utilisé une approche simple des équations
modélisant la contrainte en tension bi-axiale dans le canal du transistor nMOS, afin
notamment de relier la valeur de la concentration en Germanium aux grandeurs physiques
telles que bande d‟énergie, la mobilité de porteurs, la constante diélectrique, etc.

61
Chapitre II Génération de contraintes dans les dispositifs MOS

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67
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

Chapitre III : CONTRAINTE MECANIQUE

ET SES CONSEQUENCES ELECTRIQUES

III.1. MODÈLE DE DÉRIVE DIFFUSION RELATIVE AUX

COMPOSANTS MOS A CANAL CONTRAINT
III.1.1. La simulation numérique : un champ d‟expérience infini
III.1.2. Modélisation bidimensionnelle du transport sous contrainte mécanique
III.1.2.1. Modèle de transport de dérive-diffusion en présence de contrainte mécanique
III.1.2.2. Modèles de mobilité
III.1.2.2.1. Modèle analytique (dépendance mobilité- dopage)
III.1.2.2.2. Dépendance mobilité- champ électrique
III.1.2.2.3. Dépendance mobilité- fraction molaire x de Germanium
III.1.2.3. Modèles de Génération-Recombinaison
III.1.3. Résolution numérique du système d‟équation aux dérivées partielles
III.1.3.1. Discrétisation du domaine de calcul
III.1.3.2. Normalisation des équations
III.1.3.3. Discrétisation des équations par la méthode de différences finies
III.1.3.4. Résolution du problème discret
III.1.3.5. Outil de simulation

III.2. EFFET DE LA CONTRAINTE MÉCANIQUE SUR LES

CARACTÉRISTIQUES ÉLECTRIQUES
III.2.1. Dispositif simulé
III.2.2. Validation du code de calcul
III.2.3. Propriétés de transport dans les MOSFETs non contraints
III.2.3.1. Analyse des profils de potentiel, de concentrations et de champs issus des
simulations SIBIDIF
III.2.3.2. Influence des conditions de polarisation
III.2.4. Propriétés de transport dans les MOSFETs contraints en tension bi-axiale
III.2.4.1. Mobilité dans le canal de conduction
II.2.4.2. Caractéristiques électriques sous contraintes en tension bi-axiale

III.3. CONCLUSION
Références bibliographiques

68
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

Chapitre III
CONTRAINTE MECANIQUE ET SES
CONSEQUENCES ELECTRIQUES

Au cours du chapitre précédent, nous avons vu comment l’introduction

contrôlée de la contrainte en tension bi-axiale dans le canal de conduction influe
sur les propriétés intrinsèques du silicium monocristallin, notamment sur la
structure de bande du matériau. Dans le présent chapitre, nous nous attacherons
à évaluer l’impact de cette même contrainte sur les propriétés électriques de
transport du transistor nMOS. Pour ce faire, après un bref rappel de l’importance
de la simulation numérique dans les domaines de recherche et développement,
nous décrirons l’approche mathématique mise en œuvre pour la modélisation et
la simulation numérique du transport électrique dans les dispositifs MOS étudiés
dans ce travail (conventionnels et à canal contraint). Enfin, une large partie sera
consacrée à la comparaison des performances des structures MOS à base de Si et
à base de matériaux innovants (si contraint).

69
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

1. MODÈLE DE DÈRIVE DIFFUSION RELATIF AUX

COMPOSANTS MOS A CANAUX CONTRAINTS

1.1. LA SIMULATION NUMERIQUE : un champ d’expérience infini

Employée initialement au milieu de 20ème siècle, la simulation numérique est devenue de

nos jours un moyen indispensable à l‟étude du fonctionnement des composants à semi-
conducteurs et au calcul prédictif de leurs caractéristiques. Ainsi, cette méthode est amenée à
prendre une place de plus en plus importante dans de nombreux domaines de recherche et
développement : électronique, mécanique, physique nucléaire, ... etc.

L‟essor de la simulation numérique est lié à la combinaison des compétences de physiciens,

de mathématiciens mais aussi d‟informaticiens afin de fournir des logiciels « codes de calcul
» variés et performants.

La simulation numérique, qui tente à reproduire, par le calcul, le fonctionnement interne d‟un
système réel, se présente alors comme une autre solution permettant globalement :

 De garantir la rapidité et la fiabilité de la conception, et de contribuer à l‟innovation

industrielle;
 De comprendre et d‟interpréter précisément l‟impact des différents phénomènes simulés
sur le comportement des (matériaux, composants, systèmes) réels, dont la taille ne
cesse de décroître ;
 De prédire l'issue des expérimentations lorsque celles-ci sont irréalisables (coûteux et/ou
difficiles à mettre en place ...).
 De réagir à la modification de paramètres physiques ou géométriques et modifier ses
résultats en conséquence.

La réalisation d‟une étude par simulation numérique passe par trois grandes phases qui sont
généralement communes à de nombreux secteurs de la recherche (voir figure (1.1)) :

 La modélisation
Au cours de cette première étape, on cherche à décrire d‟une manière simple et réaliste le
problème physique étudié, par exemple en termes d‟équations mathématiques aux dérivées
partielles (EDP) ;

70
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

 Résolution numérique du problème

Cette étape passe tout d‟abord par la définition d‟un maillage discrétisant le domaine de
calcul en un nombre fini de points, les valeurs des paramètres à calculer sont ainsi en nombre
fini et les conditions particulières dites "conditions aux limites", qui définissent les
hypothèses physiques du problème à l'intérieur de ce domaine, sont appliquée sur la
géométrie maillée. Nous passons ainsi d‟un problème d‟équations différentielles continues sur
le domaine considéré en un problème d‟équations aux différences (discrétisé). Il ne reste
alors qu‟à résoudre le problème des équations obtenu par des méthodes numériques
adéquates.

 Exploitation des résultats

Les résultats obtenus sont tout d‟abord examinés afin de vérifier leur cohérence, puis ils sont
validés soit par confrontation aux mesures expérimentales, ou bien par comparaison aux
résultats obtenus par certains logiciels commerciaux.

Problème
physique
• Exploitation
des resultats
Mise en
• Modelisation
Equations

• Résolution numérique Résultats

Figure. 3.1 Les composantes d’une simulation numérique

Le travail présenté dans cette première section est basé sur un code de simulation numérique
SIBIDIF " Simulation Bidimensionnelle par Différences finies", précédemment développé par
S.LATRECHE [Latreche99] pour étudier le fonctionnement du transistor bipolaire à
hétérojonction dans le régime statique. Cette étude [Bensegueni16] est donc dédiée à
l‟adaptation de ce code pour la simulation physique des structures MOS à effet de champs. Il
s‟agit d‟adapter le code pour des transistors MOS conventionnels en premier lieu. En second
lieu, il faut développer un module supplémentaire qui traite les effets par induites des
contraintes mécaniques en tension bi-axiales.

Ainsi, nous développerons les outils nécessaires à la modélisation du transport électrique,

notamment le formalisme de dérive diffusion et le modèle de mobilité. Les effets de
contraintes mécaniques seront intégrés aux modèles existants. Ensuite, nous aborderons la

71
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

discrétisation par la méthode des différences finies du système d‟équations aux dérivées
partielles obtenu. Il en suivra une description du concept de logiciel SIBIDIF.

1.2. MODELISATION BIDIMENSIONNELLE DU TRANSPORT SOUS

CONTRAINTE MACANIQUE

Nous rencontrons dans la littérature une grande variété de modèles mathématiques différents,
permettant de décrire les phénomènes de transport électronique dans les composants à semi-
conducteurs. Ces modèles peuvent être classés en deux catégories : On a d‟une part les
modèles cinétiques, qui servent à décrire le mouvement des particules chargées à une échelle
microscopique [Markiwich90], on cite en exemple l'équation de Boltzmann; celle-ci a été
décrite par L. Boltzmann en 1872 pour modéliser la cinétique des gaz, d‟autre part les
modèles macroscopiques ou quasi-hydrodynamiques, qui assimilent l'ensemble des porteurs
de charges à un fluide. Parmi ces modèles macroscopiques, nous trouvons les systèmes
hydrodynamiques de type Euler-Poisson, les modèles de transport d‟énergie, et les systèmes
de dérive-diffusion. Une hiérarchie de ces modèles est présentée dans [jungle‟01],
[Markowich‟90]

En microélectronique, le modèle de dérive diffusion, initialement proposé par W. Van

Roosbroeck en 1950 [Roosbroeck‟50], constitue le système de traitement le plus populaire et
le plus simple pour décrire le transport de charge dans un matériau semi-conducteur
[Brezzi‟05], [Brezzi‟87]. Les équations constituant ce modèle macroscopique découlent
directement à l'aide d'hypothèses simplificatrices sur l'équation de transport de Boltzmann
[Markowich89], [Poupaud88] Notons que ce système de diffusion est actuellement très bien
adapté pour les simulations numériques.
Dans notre travail, nous nous intéressons particulièrement à ce type de modèle car il
représente un très bon compromis entre le calcul efficace et la description correcte de la
physique fondamentale de la plupart des composants au germanium ou au silicium, mais
également le plus approprié dans le cas de polarisation que nous considérons pour décrire le
transport dans ces matériaux. Notre objectif principal est d‟étudier le transport électronique
dans des composants MOS à effet de champ de taille submicronique, en présence d‟une
contrainte mécanique dans le canal de conduction.

De ce fait, pour concrétiser cette étude, nous devons considérer, le formalisme qui tient
compte des effets engendrés par la contrainte en tension bi-axiale décrits dans le chapitre
précédent.

A ce système de diffusion, il faut lui adjoindre, les conditions aux limites imposées aux
frontières du composant [Selberherr 84]. Les modèles physiques de mobilités, effets champs
et génération/recombinaison sont ainsi discutés en fonction de leur application à des
dispositifs MOS.

72
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

1.2.1. Modèle de transport de dérive-diffusion en présence d’une contrainte

mécanique dans le canal du transistor MOS
L‟étude des phénomènes de conduction électroniques, dans des composants MOS
submicroniques, à canal contraint en tension bi-axiale, dans le cadre d‟un transport de type
dérive-diffusion à deux dimensions, nécessite la résolution d‟un système d‟équations aux
dérivées partielles EDPs, non linéaires et couplées, que nous allons poser ci-dessous (
équations (1- 5)). Ce système est composé d'une équation elliptique de type Poisson pour le
potentiel électrostatique φ, de deux équations paraboliques de continuité pour la densité
d'électrons N et la densité de trous P, et de deux équations constitutives du courant d‟électrons
et des trous. Nous rappellerons les expressions mathématiques de celles-ci, ainsi que leur
interprétation physique.

1.2.1.1. Formulation des équations du semi-conducteur

 Équation de Poisson
L'équation de Poisson relie le potentiel électrostatique φ à la densité de charge d‟espace
formée par les charges mobiles et fixes, incluant les électrons, les trous, et les impuretés
ionisées. Si on suppose celles – ci totalement ionisées, indépendantes de toute variable
électrique on aura :

⃗ [ ( ) ( ) ] (III.1)
( )

Avec
p (x,y) densité de trous
n (x,y) densité d‟électrons
εSi permittivité diélectrique du silicium
εsiGe permittivité diélectrique du SiGe
q la valeur absolue de la charge élémentaire de l‟électron
dop = ND(x, y)- NA(x, y) densité d‟impuretés ionisées

Entre le champ électrique ⃗ et le potentiel électrostatique φ on a la relation classique

⃗( ) ⃗ ( )

 Équations de continuité
Elles décrivent la manière dont évoluent les densités de charges électroniques (des électrons
ou bien des trous) suite aux processus de transport, de génération, et de recombinaison des
porteurs :

73
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

(III. 2)
⃗ ⃗
(III.3)
⃗ ⃗

Les termes gn et gp décrivent les phénomènes de génération – recombinaison. En pratique,

divers mécanismes de génération/ recombinaison de porteurs de charge libres sont possibles;
la génération- recombinaison due aux pièges (ou recombinaison Shockley-Read-Hall (SRH)),
recombinaison directe bande-bande par des transitions de phonons, et recombinaison d'Auger
[Markowich89], [Silvaco95]

Dans les semi-conducteurs à gap indirects comme le silicium cristallin, les recombinaisons
sont, principalement, de type SRH et Auger.

 Équations de transport
Elles lient les densités de courant d‟électrons et de trous aux pseudo_ potentiel de Fermi φn et
φp :

(III.4)

(III.5)

Avec
mobilité des électrons, des trous

Sachant que :

(III.6)

(III.7)

Avec
EFn, EFp pseudo - niveaux de Fermi des électrons, des trous. Ceux-ci sont
définis par :

( ) (III.8)

( ) (III.9)

Avec
γn , γp représentent l'influence de la statistique de Fermi-Dirac
n, p densités de porteurs libres des électrons et des trous
NC, NV densités d'états effectives des électrons et des trous

74
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

EV énergie maximale dans la bande de valence

EC énergie minimum dans la bande de conduction
K constante de Boltzmann
T température absolue, qui est fixée à 300 K.

En considérant, la statistique de Boltzmann : γn = γp = 1 [Lundstrom83], l'expression des

pseudo- niveaux de Fermi devient alors :

( ) (III.10)

Les expressions pour les densités de porteurs libres des électrons et des trous en termes de
densité d'états effectives sont données par les relations suivantes :

(III.11)

(III.12)

Les densités d'états effectives pour les électrons et les trous sont donnée par:

⁄ (III.13)
( )
⁄ (III.14)
( )

Avec
masse effective d'électron
masse effective des trous dans la bande de valence

h constante de Planck.

Comme on l‟a évoqué dans le chapitre précédent, la contrainte mécanique affecte

principalement les bandes d‟énergie de la structure Si/ SiGe. Ainsi, selon les auteurs,
différentes variations des masses de conduction et des densités d‟états des trous du SiGe ont
été reportées [prinz89], [Slotboom93], [Liu 83]. Les données de masses effectives et des
densités d‟état des trous du silicium contraint sont difficilement trouvable dans la littérature,
c‟est pourquoi on contentera ici de les traiter comme celles du silicium massif.

75
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

Notamment, les densités d‟état effectives dans le cas du SiGe, noté NcSiGe, NvSiGe, sont définit
selon Silvaco [Silvaco96]:

( ( )) (III.15)
( ( )) (III.16)
Avec
Fraction molaire en germanium

En multipliant les deux expressions des densités d'électrons (III.11) et de trous (III.12), on
obtient la loi d'action de masse:

(III.17)

La densité intrinsèque ni est donnée par:

(III.18)
√ ( )

Avec
gap d'énergie entre les bandes de conduction et de valence

Le produit (NC.NV) influe directement sur la concentration intrinsèque des porteurs. Il dépend
principalement de la température et de la contrainte mécanique (taux de germanium dans le
matériau SiGe) [Banerjee07]. Notons qu‟une réduction de ce produit d‟un facteur de 0,4 par
rapport au Silicium en cas d‟un pourcentage de Germanium égale 20%, a déjà été démontrée
par J.Prinz [prinz89] ainsi que par J.W. Slotboom [Slotboom93]. En outre, les travaux de
Q.Z.Liu [Liu 83] prouvent d‟une manière générale que le rapport du produit (NC.NV) des
densités effectives d'états du SiGe et du Si est généralement inférieur à 1 :

( ) (III.19)
( )

D‟après les équations (4) (5) (6) et (7), les équations de transport peuvent se mettre alors sous
la forme suivante :

(III.20)

(III.21)

76
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

En substituant les expressions des densités de courant dans les équations de continuité, on
aboutit au système de diffusion de trois équations suivant :

⃗ [ ( ) ( ) ]
( )

( ( ) ( )) (III.22)

{ ( ( ) ( ))

Dans le cas du régime permanant sont nuls que nous considérons dans ce travail;
on obtient alors :

⃗ [ ( ) ( ) ]
( )

( ( ) ( )) (III.23)
( ( ) ( ))
{

Avec
Constantes de diffusion des électrons, des trous

1.2.1.2. Formulation des équations de l’oxyde

Dans cette étude, nous supposons que l‟oxyde est un isolant parfait dans lequel les densités de
porteurs sont considérées nulles, par conséquent il ne subsiste que les équations
électrostatiques :

⃗ (III.24)

⃗( ) ⃗ ( ) (III.25)

Avec
permittivité diélectrique de l‟oxyde

la densité de charge éventuellement présente dans l‟oxyde

1.2.1.3. Conditions à l’interface oxyde/ semi-conducteur

Nous définissons les conditions existant sur cette interface de milieux de permittivités
diélectriques différentes de façon à introduire les phénomènes de surface;

a- Sur le potentiel électrostatique

On se place sous les hypothèses suivantes :

77
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

 Continuité du potentiel électrostatique:

( ) ( ) (III.26)

 Discontinuité de la composante normale du champ:

(III.27)
( ) ( )

Avec

Densité surfacique de charge due aux centres de

recombinaison en surface, ou aux impuretés

b- Sur les densités de courants

Les flux d‟électrons et de trous normaux à l‟interface sont supposés être nuls :

(III.28)

(III.29)

Avec
Taux de génération surfacique

Composantes en y de ⃗ ⃗

1.2.1.4. Conditions à l’interface silicium - SiGe

Il convient de définir les conditions existant sur cette interface de façon à introduire le
phénomène de non uniformité de structure de bandes d‟énergie, (figure (3.2). cf. chapitre II) ;

a- Cas d’un empilement SiGe/Si

 Ces conditions portent sur le décalage énergétique de bande, en fonction de la fraction
molaire x en Germanium:

(III.30)
{

Ou
(III.31)
{ [ ]

78
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

Avec

discontinuité au niveau de la bande de valence, elle vaut zéro sur toute la

structure sauf, à l'interface SiGe/Si.

dans ce cas le décalage au niveau de la bande de conduction est presque nul

b- Cas d’un empilement silicium contraint sur SiGe (s-Si/ SiGe)

 Ces conditions portent sur la discontinuité de bandes d‟énergies, en fonction de la
concentration en Germanium :

{ (III.32)

Où

( ) (III.33)

{
(III.34)
Avec
décalage au niveau de la bande de conduction, à l'interface Si /SiGe

décalage au niveau de la bande de valence, à l'interface s-Si/SiGe

différence entre le niveau haut de la bande de valence et le niveau bas

de la bande de conduction du silicium contraint
( ) différence entre le niveau haut de la bande de valence et le niveau bas
de la bande de conduction du SiGe

Figure. 3.2 Effets de la contrainte en tension bi-axiale sur la structure de bande du

Si et du SiGe

79
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

1.2.1.5. Conditions aux limites

Les conditions aux limites portent sur les contacts d'une part, où l'on considère des conditions
de Dirichlet, et le reste de la frontière d'autre part, où l'on impose des conditions de type
Neumann.
a- Conditions aux contacts
Ces conditions portent sur les densités de porteurs n et p, et sur le potentiel électrostatique.
On se place sous les hypothèses suivantes :
 Les contacts (de la source et du drain) pris sur le semi-conducteur sont considérés du type
ohmique idéal, c‟est-à-dire que le semi-conducteur est supposé être électriquement neutre
et en équilibre thermodynamique au voisinage immédiat du contact. Le dopage sur ces
contact étant connu et égal à la densité d'ions donneurs ND (le dopage est choisi élevé),
 Sur le contact du drain nous appliquons une tension constante notée VD; On obtient alors
les conditions aux limites suivantes :

{ (III.35)
( )

 Sur le contact de la source nous appliquons une tension nulle VS. Nous aurons alors les
conditions aux limites suivantes :

{ (III.36)
( )

 Alors que le contact de la grille pris sur l‟oxyde est traité comme un contact Schottky. les
conditions aux limites sur la grille sont alors:

(III.37)

Avec
polarisation extérieure appliquée

b- Autres frontières
Sur le reste de la frontière, les conditions sont supposée telles que les dérivées normales à ces
frontières soient nulles. Pour le potentiel et les quasi-potentiels de Fermi, on aura les
conditions aux limites suivantes:

80
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

{
(III.38)

Avec
composante normale

1.2.2. Modèles de mobilité

La mobilité des porteurs est le paramètre principal dans le modèle de transport électronique.
En effet, il a le plus d'impact sur les caractéristiques électriques du MOSFET. Dans ce travail,
nous avons besoin de combiner plusieurs modèles pour les différentes régions des matériaux
semi-conducteurs.

1.2.2.1. Modèle analytique (dépendance mobilité– dopage)

Pour la majeure partie du composant, nous considérons un modèle analytique standard
(équation.13) développé par [Yu94]. Ce modèle exprime la réduction de la mobilité par
différents types d‟interactions comme les collisions avec les impuretés (dopage).
L‟expression de la mobilité est donnée alors par :

( ) (III.39)
( ) ( ) ]
[

Avec
équivaut à la concentration totale en impuretés dans le semi-
conducteur.
Chaque variable dans l‟expression ci-dessus dépend du type de porteur (électron ou trou).
Leurs valeurs numériques sont précisées dans le tableau 3.1.

TABLEAU 3.1 Paramètres pour le modèle analytique (équation 13)[Dessis]

Paramètres As(N) B(P)
µmax(cm2.V-1.S-1) 1417.0 470.5
µmin(cm2.V-1.S-1) 52.2 44.9
µ1(cm2.V-1.S-1) 43.9 29
α 0.68 0.719
β 2 2
Cs(cm-3) 9.68 e16 2.23e17
Cr (cm-3) 3.43e20 6.10e20

81
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

1.2.2.2. Dépendance mobilité- champ électrique

Dans le cas d‟un transistor MOSFET, les porteurs sont confinés au voisinage de l‟interface
oxyde/semi-conducteur (Si / SiO2), sous l'effet d‟un champ électrique transversal associé à la
polarisation de la grille. La valeur de la mobilité dans le canal en inversion est, par
conséquent, sensiblement inférieure à celle des porteurs dans le substrat semi-conducteur.
L‟expression suivante décrit l'évolution de la mobilité par rapport aux champs électriques
(longitudinaux et transversaux) [Yu94]:

⁄
( )
( ) ( ) ( ( ) ) (III.40)

Avec cependant
( ) ( ) ( )
(III.41)
Où :
vitesse de saturation des porteurs
( ) calculé à partir du modèle analytique (Equat13)
champ électrique perpendiculaire au vecteur densité de courant créé par
la tension de grille
champ électrique parallèle au vecteur densité de courant créé par la
tension du drain
valeur de référence

Les paramètres α, β, Vsat et Ecrit sont définies dans le tableau 3.2.

TABLEAU 3.2 paramètres des modèles de mobilité comprenant la dépendance mobilité-champs

électriques transversale et longitudinale Equat.40 et Equat.41 [Yu94]
Paramètres électrons trous
Α 0.5 0.5
Β 1.395 1.215
Ecrit(V/cm) 4.2 e 4 3. e 4
Vsat(cm/s) 0.78e 7 0.98e 7

1.2.2.3. Dépendance mobilité- fraction molaire x en Germanium

Comme nous l‟avons déjà évoqué aux chapitres précédents, la génération de contrainte
mécanique en tension bi-axiale au niveau du canal de conduction du transistor n MOS, permet
d‟améliorer à la fois la mobilité des électrons et des trous dans cette zone active. Les
équations suivantes (III.42) et (III.43) expriment la variation de la mobilité des porteurs de
charges (électrons et trous) en fonction de la fraction molaire x en Germanium :

82
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

( )( ) ( )
{ ( )( ) ( )
(III.42)
[ ]

Et
( ) [ ] (III.43)
Avec:
µn0 mobilité des électrons : calculé à partir du modèle analytique (Equation III.39)
µp0 mobilité des trous : calculé à partir du modèle analytique (Equation III.39)
.
1.2.3. Modèles de Génération-Recombinaison
Les expressions (III.2) et (III.3) des équations de continuité introduisent deux termes et
qui décrivent le phénomène de génération (recombinaison) de paires électrons – trous dans un
matériau semi- conducteur. On se limitera ici au cas d‟une génération - recombinaison de type
(Schockley-Read- Hall) SHR. Ce type de mécanisme introduit la notion de pièges (ou centres
de recombinaison) avec des niveaux discrets d‟énergie Et localisés dans la bande interdite.
Dans la mesure où les processus de génération et de recombinaison s‟effectuent par paires,
ces taux sont communs aux électrons et aux trous. Considérant qu‟un électron a une durée de
vie dans la bande de conduction, et qu‟un trou a une durée de vie dans la bande de
valence, le taux de génération recombinaison par unité de volume via un centre de
concentration Nt localisé au niveau Et dans le gap est donné par :

( ̅ ) ( ̅ ) (III.44)
Où :
̅ ( )
(III. 45)
̅ ( )
(III.46)
Les paramètres ̅ ou ̅ dépendent de la position du niveau d‟énergie dans la bande interdite.
On se place sous les hypothèses suivantes :
 Le niveau d‟énergie Et est au milieu de la bande interdite de sorte que .
Cette hypothèse impose alors la simplification suivante :

( ) ( ) (III.47)

Les durées de vie sont inversement proportionnelles à la concentration de pièges, à

la vitesse thermique, et à la section de capture, des porteurs.

83
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

(III.48)

En pratique, les durées de vie des porteurs dans le silicium sont très variables selon la
concentration de dopage qui introduit des défauts cristallins supplémentaires (dislocations..).
La dépendance des temps de vie en fonction du niveau de dopage N(x, y) est modélisée par
les expressions empiriques [Silvaco96] données par la relation (III.49). Les paramètres
associés sont résumés dans le tableau 3.3

( ) ( )
( ) ( ) (III.49)

TABLEAU 3.3 Valeur des paramètres entrant dans le calcul des durées de vie des électrons et des trous [30-
chap2 maya].
Paramètres Unite Electrons Trous
τ0 s 3. 10-5 10-5
NSRH cm-3 1017 1017

1.3. RESOLUTION NUMERIQUE DU SYSTEME D’EQUATIONS AUX

DERIVEES PARTIELLES

Un certain nombre de schémas numériques ont été développés pour approcher les
solutions d‟équations de Van Roosbroeck (III.1) – (III.3). Historiquement, la première
discrétisation du modèle de dérive - diffusion par la méthode des différences finies a été
proposée en 1964 par H. Gummel [Gummel‟64] et améliorée quelques années plus tard par D.
Scharfetter et H. Gummel [Scharfetter 69]. Le schéma de Scharfetter-Gummel a ensuite été
étendu au problème bidimensionnel sur la base d'un maillage rectangulaire [Wang74],
[Barson76], [Sze83]. Nous mentionnons par ailleurs des discrétisations de type éléments finis
proposée dans F. Brezzi, L. D. Marini et P. Pietra [Brezzi87], [Brezzi 89] dont le principal
avantage réside dans la possibilité de traitement de géométries non planes et le choix des
éléments (rectangulaires, triangulaires) de raffinements de maillage. Plus récemment, des
méthodes de volumes finis ont été proposées C. Chainais-Hillairet et Y. J. Peng [Hillairet03]
et [Hillairet04].
Dans cette section, nous considérons une méthode de résolution numérique du système
d‟équations de drive-diffusion, basée sur le concept de discrétisation en espace de type
différence finies. Cette approche met en œuvre trois phases essentielles: la première consiste
en la discrétisation du domaine de calcul (la géométrie du dispositif) en un nombre fini de
points. La seconde phase concerne les schémas de discrétisation (normalisation et
discrétisation des équations constitutives). Enfin, la résolution du problème discret obtenu

84
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

constitue la dernière phase.

1.3.1. Discrétisation du domaine de calcul

La discrétisation du domaine de calcul est d'une importance cruciale car, comme on le verra
dans §1.3.3, les fonctions de base dépendent entièrement du maillage. Par conséquent, les
résultats ne seront pertinents que si on définit un maillage adapté à ce que l‟on souhaite
simuler.
Dans cette étude, la forme géométrique de la structure nMOS étudié conduit naturellement à
choisir un maillage rectangulaire, c‟est-à-dire qu‟on superpose au domaine un réseau de
lignes droites parallèles au système d'axes orthogonal. Les points d‟intersection de ces lignes
sont appelés " nœuds " du maillage, et sont les point où l‟on va calculer les valeurs des
fonctions φ, n et p. Un exemple typique de la discrétisation d‟un transistor nMOS est donné
par la figure (3.4).

Figure. 3.4 Maillage différences finies typique de la discrétisation d'un transistor nMOS

L‟espacement des lignes de maillage, ou pas, est défini par :

(III.50)

Où
, pas en x, pas en y

85
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

Dans notre travail, nous choisissons un pas non uniforme en x et en y, de façon à suivre les
fortes variations des grandeurs électriques (potentiel, concentration des électrons, champ
électrique), notamment au niveau de la jonction P-N du canal et des contacts de source/drain
et à l‟interface Si/SiO2.

1.3.2. Normalisation des équations

Dans cette étape, nous allons réécrire les équations de dérive-diffusion en utilisant de
nouvelles variables réduites (ou normalisées) autres que φ, n et p, afin de simplifier les calculs
numériques. Cette opération s‟effectue en choisissant convenablement les valeurs des
constantes de normalisation. Le potentiel électrostatique φ peut, par exemple, être décomposé
en un produit, de la manière suivante:

Avec :

une constante qui possède la même dimension que φ

φ une variable sans dimension

Les constantes de normalisation des principales variables telles qu'elles sont utilisées dans le
logiciel « SIBIDIF » sont résumés dans le Tableau 3.4 [Latreche98] [Heydmann76].

En prenant en compte cette stratégie de normalisation, le système d'équations (11) adopte une
nouvelle forme où les différentes quantités normalisées en majuscule (𝛟 pour le potentiel, N,
P, DOP pour les concentrations d‟électrons, trous et dopants, GR pour le taux de génération –
recombinaison, X et Y pour les distances), spécifient qu'elles sont sans dimension :

( ( ))
( ( ( ) ( )))

( ( ( ) ( )))
{ (III.51)
Il est commode d‟introduire la notation suivante :

( )
{
( ) (III.52)
Alors

{
(III.53)

86
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

Le système d‟équations (III.51) devient alors :

( ( )) ( ) ( )
{ ( ( ) ( ))
( ( ) ( )) (III.54)

TABLEAU 3. 4 Valeurs des constantes de normalisation [SLatreche98]

GRANDEURS VARIABLES UNITE FACTEUR DE ORDRE DE

VARIABLES NORMALISATION GRANDEURS
à 300 K°

Distance L m 3.34 E-5

√

Potentiel V 0.0258
électrostatique
Concentration n, p, ND , NA cm-3 ni 1.45E10
Densité de courant C. s-1. cm-2 1.82 E-8

G/R volumique (G/R)volumique cm-3. s-1 3.42 E+13

G/R surfacique (G/R)surfacique cm-3. s-1 1.14 E+11

Constant de cm2. s-1 1.46 E+6

diffusion
Mobilité cm2. V-1 5.65 E+7

Courant total I A/cm J0. L 0.34 E-2

Durée de vie τ s 7.88 E-12

Densité de charge C / cm² 7.88 E-12

surfacique
Densité de charge C / cm3 2.32 E-9
sur l’oxyde

1.3.3. Discrétisation des équations par la méthode des Différences Finies

Dans ce chapitre, nous nous intéressons donc à un schéma différence finies pour le modèle de
dérive diffusion en deux dimensions. Le processus de discrétisation sur les équations des
semi-conducteurs que nous considérons seront détaillés en annexe I.

87
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

1.3.4. Résolution du problème discret

L‟ensemble d‟équations numériques issues de la discrétisation nodale par la méthode des
différences finies des équations de dérive- diffusion s‟écrit :

( ) ( )

( ) ( )

{ ( )

Il est à remarquer que les équations de continuité de courant apparaissent linéaires en N, et P

respectivement, à l‟exception des termes (GR) générateur de non-linéarité qui ne se situent
pas au second membre, comme c'est le cas pour l'équation de Poisson, la partie non linéaire
est représentée par le terme ( ).
Il est cependant intéressant de pouvoir séparer, dans ces trois équations, les termes
générateurs de non - linéarités des termes linéaires. On peut donc mettre le système
d‟équations (55) sous la forme symbolique suivante [Latreche98]:

( ) (III.56)
{ ( ) ( )
( ) ( )
Où
( ) ( ), ( ) Symbolisent la forme linéaire de chacune des équations précédentes.
Toute fois ces équations n‟introduisent en chaque nœud k qu‟une relation entre 5 points du
maillage du type :

(III.57)

Ceci conduit alors à écrire chacune des équations linéaires précédentes sous la forme
matricielle:

[ ][ ] [ ] (III.58)
Avec
matrice contenant les coefficients G, B, D, H et C
vecteur inconnu à calculer ( )
vecteur contenant le second membre des équations

Pour résoudre le système linéaire (III.58), nous employons une méthode itérative dite de
« Gauss-Seidel ».

88
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

1.3.4.1. Description de l’algorithme de Gauss-Seidel

Soit à résoudre système d‟équations discrètes de la forme suivante :

(III.59)

La mise en œuvre de l‟algorithme de Gauss- Seidel permet de construire une suite

vectorielle ( ) ( ) ( ) ( )
convergente vers la solution X cherchée.
A chaque cycle de l'algorithme de simulation, nous procédons alors par trois étapes suivantes:

1- Solution initiale
Au départ, nous choisissons un ensemble de valeurs initiales Xk (0) pour les trois variables.
Pour cela, il est préférable d‟approcher les quasi-potentiels de Fermi des électrons et des trous,
en notant que pour les porteurs majoritaires d'une région, ils sont pratiquement constants et
que pour les minoritaires leur variation est monotone [Heydmann76], ce qui s'exprime de la
façon suivante :

 | ( )

 | ( )

La constante de ces équations sera simplement la valeur du pseudo - niveau de Fermi prise au
contact métallique de la zone correspondante. Une fois obtenues et le potentiel
électrostatique 𝛟(0) est calculé par résolution de l'équation de Poisson ( ( ) ). Enfin
les densités de porteurs libres (N(0) et P(0)) sont estimés à partir de ( ) et

2- Solution finale
Lors d'une itération, le maillage est parcouru par lignes successives. Pour chaque point k,
nous procédons comme suit:
a- Fixer le nombre maximal d‟itérations et la tolérance ε.
b- Récupérer les résultats de la solution initiale ( ) N(0) et P(0) pour déclencher le
processus itératif de la résolution finale
c- Evaluer Mn, Mp (mobilités des électrons et de trous) et G (taux de génération –
recombinaison) à partir de ( ) N(0) et P(0)
()
d- Evaluer avec la méthode Gauss-Seidel :

() ( ) ( ) ( ) ( ) (III.60)
* ( )+

avec i= 1, 2,…n+1

89
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

e- Tester la convergence.
( ) ( ) ()
f- Conserver L‟itération précédente dans : reçoit ,
g- Retour à l‟étape b

Il est à noter que la convergence de la solution finale est fortement tributaire de la qualité de
la de la solution initiale.

3- Conditions d’arrêt
La méthode itérative de Gauss- Seidel nécessite un nombre infini d‟itérations pour converger
vers la solution cherchée. Ainsi, pour rendre cette méthode opérationnelle, il convient
d‟introduire un critère d‟arrêt pour le procédé itératif.
On détermine les conditions d‟arrêts suivantes :
 Nombre maximale d‟itérations
 Test de convergence : la méthode de Gauss-Seidel converge si l‟erreur devient
suffisamment petite. On choisira une combinaison entre erreur absolue (eq.III.61) pour le
potentiel électrostatique et erreur relative (eq.III.62) pour les densités de porteurs libres
(électrons – trous). Ce qui conduira à stopper les itérations lorsque les conditions
suivantes sont satisfaites :

Erreur absolue :

|
( ) ( )
| (III.61)

Erreur relative :

( ) ( ) (III.62)
| ( )
|

Si les erreurs relatives (absolues) entre deux valeurs successives dépassent une certaine
tolérance fixée d'avance, on reprend le calcul en suivant les trois étapes précédentes voir
Figure (3.4).

90
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

Début

Évaluation de Mp Mn et G à partir de Φk, Nk et Pk

Résolution des équations de continuité

Electrons ( ( ) ( ))
Trous ( ( ) ( ))

( ) ( ) ( )
( ) ( ) ( )

Résolution de l’équation de Poisson

⃗ [ ( ) ( ) ]
( )
( ) ( ) ( )

Non Critère d’arrêt

Oui

 Forme graphique
 Fichiers

Fin

Figure. 3.4 Organigramme de la résolution finale.

1.3.5. Outil de simulations: Logiciel SIBIDIF

La simulation des composants MOS est effectuée avec le logiciel SIBIDIF « SImulation
BIdimensionnelle par DIfférences Finies ».

91
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

"SIBIDIF" est un simulateur bidimensionnel [SLatreche98], étendu pour décrire le

fonctionnement électrique des hétérojonctions en particulier, le transistor MOS à canal
contraint en tension bi-axiale.

Ce logiciel assure une simulation physique des caractéristiques électriques des composants
semi-conducteurs (MOS, TBH) dans un fonctionnement en régime continu. De plus, il fournit
des informations sur la distribution des variables physiques internes, telles que le potentiel
électrostatique, les concentrations des porteurs de charge, le champ électrique, etc. Ceci est
réalisé en résolvant numériquement et suivant la méthode des différences finies des équations
de dérive diffusion à chaque nœud d‟un maillage, défini par l‟utilisateur.
Le logiciel SIBIDIF regroupe 4 modules qui aboutissent à la modélisation de la structure
considérée. La démarche de simulation de chaque module est indiquée sur la Figure (3.5).
Dans ces modules:

- UTILED : permet de décrire la structure que l‟on souhaite étudier.

- BIDIMI : dans ce module de simulation physique, on recherche la structure déjà
construite dans UTILED, ainsi que les paramètres physiques correspondants, et le type de
polarisation choisie, pour effectuer la solution initiale.
- SIBIDIF : c‟est dans ce module que l‟on déclare les modèles physiques pris en compte,
et les modèles de résolution numérique pour exécuter la solution finale
- Visualisation graphique : Les résultats de simulations peuvent être visualisés suivant le
type d‟analyse, soit dans MATLAB, soit dans Origine.

Figure. 3.5 Structure de la simulation physique avec le logiciel SIBIDIF

92
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

2. EFFET DE LA CONTRAINTE MÉCANIQUE SUR LES

CARACTÉRISTIQUES ÉLECTRIQUES

2.1. DIPOSITIFS ÉTUDIÉ

Dans cette deuxième section de ce chapitre, nous présentons des simulations conduites sur des
transistors n LDD-MOS à effet de champs de taille submicronique (nLDD-MOSFETs:
MOSFETs de type N légèrement dopés du côté drain). Nous considérons deux séries de
dispositifs: une avec un canal standard à base de Si, une autre, de même géométrie, mais à
canal contraint, (contrainte bi-axiale en tension équivalente à celle d‟une couche de Si
épitaxiée sur un pseudo-substrat de SixGe1-x, dont la fraction molaire en germanium, x, varie
de 0 à 30%). Les performances des deux structures, seront comparées ultérieurement à l‟aide
du code de calcul numérique présenté dans la section précédente.

Ainsi, la structure des dispositifs n MOS simulés est illustrée sur la Figure 3.6.

(a) (b)
Figure. 3.6 Vue schématique des transistors n MOS étudiés où les principaux paramètres
électriques et structurels sont définis : a) transistor MOS non contraint, b) transistor MOS
contraint

La longueur du canal Lg des transistors étudiés est de 130 nm avec une épaisseur de l‟oxyde
de grille SiO2 de 3nm. Le canal est dopé à 1.1017 cm-3. La concentration des caissons

93
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

(source/drain) N+ est de l‟ordre de 1.1020cm-3 et la profondeur de jonction Xj sera prise

88nm, avec des extensions LDD (Lightly Doped Drain) dopés à 5.1019cm-3.

Notons que les principaux paramètres électriques et structurels pour la simulation des
dispositifs nMOS contraints sont choisis parmi ceux rapportés dans un travail expérimental
[Rim00] sont listés dans le Tableau 3.5.

TABLEAU 3.5 Paramètres considérés pour la simulation des dispositifs n MOSFET [Rim00]
Paramètre Valeur
Epaisseur de l‟oxyde, (Tox) (nm) 3
Longueur de la grille Lg (nm) 130
Epaisseur du canal TSi(nm) 13
Dopage du canal (cm-3) 1e 17
Dopage Source/drain (cm-3) 1e 20
Dopage LDD (cm-3) 5e19
Dopage Substrat région p (cm-3) 1e 16
Dopage Substrat région p1 (cm-3) 2e 16
Dopage Substrat région p2 (cm-3) 1e18
Polarisation Grille, VG(V) 0.01- 2
Polarisation Drain, VD(V) 0.01- 2
Température (K) 300
Fraction molaire x en Ge de la couche SiGe 0- 30%

2.2. VALIDATION DU CODE DE CALCUL DÉVELLOPÉ

La figure 3.7 compare les caractéristiques électriques ID (VD) dans les dispositifs nMOS à
canal contraint (pour une tension de grille Vg=1.5V) issus de la simulation de notre code
(SIBIDIF) et d‟un code de simulation commercial (Sentaurus ISE-TCAD). En effet, on
observe que les deux courbes présentent la même allure. La concordance entre les deux codes
de simulation permet de valider notre code de simulation pour les dispositifs nMOS.

94
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

Figure. 3.7 Caractéristiques électriques ID(VD) issue de notre code de simulation SIBIDIF et
d’un code commercial SUNTAURUS (ISE-TCAD) des transistors MOS, les principales données
des structures sont : Lg=130nm, Tox=3nm, Ts=13nm, T=300K.

2.3. PROPRIETES DE TRANSPORT DANS LES MOSFETS NON

CONTRAINTS

2.3.1. Profils de potentiel, de concentration des électrons et de champs

électriques en deux dimensions issus des simulations " SIBIDIF "
Le composant ici considéré est un n MOS à canal non contraint dont la géométrie est indiquée
en Figure (3.6-(a)). Dans ce paragraphe, nous allons détailler les résultats de calcul obtenues
en deux dimensions sur les quantités physiques (potentiel électrostatique, de champs
électriques et de concentration de porteurs de charges électrons/trous).

La Figure 3.8 représente la répartition bidimensionnelle du potentiel électrostatique 𝛟(x, y)

calculé pour une polarisation de grille de 1V et une tension de drain de 0.5V alors que la
source et le substrat sont à la masse. On distingue la zone de substrat en équilibre où le
potentiel est constant, et la formation de deux barrières de potentiel entre les régions de types
opposé. La première caractérisée par une hauteur très prononcé se situe du côté drain-
substrat, cette barrière est augmenté par la polarisation VD appliquée; alors que la seconde
moins élevée et située du côté source - substrat. Cette dernière a pratiquement disparue à
l‟interface entre la source et le canal. Nous constatons également une forte chute de tension
dans la couche d'oxyde à cause de la forte valeur négative de la charge d'espace à l'interface
oxyde/silicium.

95
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

Nous présentons sur la figure (3.9), l'évolution au cours des itérations de l'erreur absolue
commise sur le calcul du potentiel électrostatique, pour les polarités Vg= 1 V et Vd = 0.5 V.
Le critère de la convergence absolue Δ𝛟 a été fixé de 10-10.

Figure. 3.8 Distribution bidimensionnelle du Figure. 3.9 Evolution de l’erreur absolue

potentiel électrostatique dans la structure au potentiel en fonction du nombre
NMOS d’itérations pour un NMOS à canal
standard

La figure (3.10) montre la répartition bidimensionnelle de la densité d‟électrons le long de la

structure du composant n MOS, pour la même polarisation (VG=1V, VD=0.5V, Vs=0).

Figure. 3.10 Distribution bidimensionnelle de la densité d’électrons dans la structure NMOS

96
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

On observe les deux plots de source et de drain où la valeur est celle de l‟équilibre
thermodynamique. On note également la présence des profils LDD (ou Lightly Doped Drain
de même type que le drain), autour des diffusions de drain et de la source. Ces extensions
faiblement dopées permettent une meilleure répartition des zones de déplétion. En effet, la
zone de charge d‟espace (ZCE) pourra alors s‟étendre dans les régions de contact les moins
dopées et plus exclusivement dans le canal. On observe aussi les paliers correspondants aux
jonctions où la densité d‟électrons varie très rapidement.

Enfin, pour la même polarisation précédente, la figure (3.11) représente la répartition de la

densité des trous dans le composant n MOS. On note l‟existence d‟un profil de dopage
rétrograde : le dopage vertical sous l‟oxyde est choisi de l‟ordre de 1 e17cm-3 afin d‟obtenir la
valeur de la tension de seuil VT désirée d‟une part et, pour ne pas trop réduire la mobilité
dans le canal d‟autre part. En revanche, le niveau de dopage de la couche enterrée (réalisée
par épitaxie sur toute la longueur du canal) est nettement plus important (1018- 1019 cm-3) pour
limiter les effets de canal court [Rim00].

Figure. 3.11 Distribution bidimensionnelle de la densité de trous dans la structure MOS

L‟évolution au cours des itérations de l'erreur relative commise sur le calcul des densités des
électrons et des trous est représenté sur la figure (3.12), pour les polarités Vg=1V et
Vd=0.5V. Les critères de la convergence relative ΓN/N et ΓP/P ont été fixés de 10-9.

97
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

Figure. 3.12 Evolution de l’erreur relative des électrons et des trous en fonction du
nombre d’itérations pour un n MOS à canal de Si standard

On montre sur les Figures (3.13) et (3.13), les évolutions en deux dimensions des deux
composantes Ex et Ey du champ électrique le long du canal de conduction. On observe en
effet que le champ électrique longitudinal Ex est de valeur relativement faible, dans la portion
du canal reliée à la source. Par contre, le champ électrique transverse Ey atteint alors des
valeurs élevées. On remarque enfin que dans la région drain-canal règnent des champs
intenses.

Figure. 3.13 Distribution bidimensionnelle du Figure. 3.14 Distribution bidimensionnelle du

champ électrique longitudinale dans la champ électrique transversale dans la
structure MOS structure MOS

98
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

2.3.2. Influence des conditions de polarisation

Dans cette partie, nous présentons les profils de champs électriques, la densité d‟électrons,
ainsi que la mobilité des électrons le long de l‟interface canal-oxyde de grille, obtenus avec
une simulation SIBIDIF sur un dispositif MOS à canal de Si de 130nm de longueur de grille,
à température ambiante (T=300K). Par ces profils, nous discutons l‟évolution du transport
électrique dans les composants MOSFETs sous différentes conditions de polarisation. Ces
discussions serviront de base à la description de la variation du courant dans les MOSFETs
sous contrainte en tension bi-axiale.

Dans le premier cas, le potentiel de la grille est supérieur au potentiel du drain, et varie de
0.8V jusqu‟à 2V, la tension VD est de 0.02V. Les contacts de la source et de substrat sont
toujours à la masse.

On observe sur la (Figure 3.15-c) que, l‟accroissement de la tension de grille n‟a pas d‟effet
important sur la composante longitudinale de champ électrique, en revanche il cause une
augmentation significative du niveau de la composante transversal de celui-ci de quelques
(Méga volt/cm), notamment dans la région centrale du canal (Figure 3.15-d). Cela se traduit
par une variation de la quantité d‟électrons, au milieu du canal et une réduction de leur
mobilité (Figure 3.15-a). En effet, en augmentant la tension de grille, il est possible
d‟observer un effet plus marqué d‟accumulation des électrons à l‟interface Si/SiO2 formant
ainsi une couche d‟inversion suffisamment conductrice (Figure 3.15-b).

99
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

Figure. 3.15 Profils de a) mobilité, b) concentration des électrons, c) champ électrique

longitudinale et de d) champ électrique transversale le long du canal du dispositif nMOS non
contraint de 130nm de longueur de grille. Les profils sont calculés pour des conditions de
polarisation non nulles, Vg varie de 0.8 jusqu’à 2V, Vd= 0.02V.
.

La figure (3.16) montre également l‟influence des polarisations de la grille et du drain sur les
évolutions des mêmes grandeurs physiques précédentes en fonction de la position x, le long
de l‟interface canal- oxyde de grille dans les dispositifs MOS contraint. Dans ce cas nous
considérons une tension de drain variable allant de 0.5V jusqu‟à 2V, et une tension de grille
constante de 1.5V.

Nous observons tout d‟abord la forte force de dérive du côté de l'électrode du drain. De
même, on notera que pour des tensions de drain élevées (supérieures à la tension de la grille)

100
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

le champ électrique transversal, capable d‟attirer les électrons en surface pour former un canal
conducteur près de la source, s‟inverse en un point du canal et ne peut maintenir en surface
une zone inversé. De ce fait, la densité d‟électrons présente une allure identique à celle de la
figure (3.16-b) près de la source, tandis qu‟au voisinage du drain les électrons sont repoussés
de la grille (figure (3.16-c)), par conséquent leur mobilité augmente dans cette zone (figure
(3.16-a)).

Figure. 3.16 Profils de a) mobilité, b) concentration des électrons, c) champ électrique

longitudinale et de d) champ électrique transversale le long du canal du dispositif nMOS non
contraint de 130nm de longueur de grill, sous des potentiels de drain allant de 0.5V jusqu’à 2V.
La tension de grille considérée est de 1.5V.

101
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

2.4. PROPRIETES DE TRANSPORT ÉLECTRIQUE DANS LES

MOSFETS CONTRAINTS EN TENSION BI-AXIALE

L‟étude suivante a pour but d‟estimer l‟influence de la contrainte mécanique en tension bi-
axiale (variation du pourcentage en germanium, x, dans le pseudo- substrat Si1-xGex) sur les
propriétés électriques de transport dans le canal de conduction, notamment sur les
caractéristiques électriques statiques I(V) du composant MOS et sur la mobilité de porteurs de
charges.

2.4.1. Effet de la contrainte sur la mobilité dans le canal de conduction

Nous avons reporté en Figure (3.17) les évolutions de la mobilité des électrons au milieu du
canal de conduction des dispositifs MOS contraint et des dispositifs à canal standard en
fonction du champ électrique transversal, tenant compte de la variation du taux de
Germanium x dans le substrat Si1-xGex.

Figure. 3.17 Influence d’une contrainte bi- Figure. 3.18 Variation de la mobilité des
axiale sur la mobilité, variation de mobilité électrons et des trous dans une couche
en fonction de la proportion de Ge dans le d’inversion sous contraintes bi-axiales,
substrat virtuel.

Plusieurs observations sont à noter sur la variation de la mobilité des électrons des nMOSFET
en fonction de contraintes en tension bi-axiales:

i) Les résultats obtenus dans le cas du nMOS affichent une augmentation de la mobilité des
électrons pour tous les cas de contraintes. On distingue bien que, plus la concentration en
germanium dans le matériau Si1-xGex est grande plus la mobilité des électrons dans le
canal de conduction est importante, pour toutes les tensions de grille [Bensegueni16].

102
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

Les variations de la mobilité sont essentiellement dues à la contrainte ainsi qu'à la

réduction de la masse effective en fonction du taux de germanium [Rochette08].
ii) Les variations de mobilités dues à la contrainte sont supérieures à celles obtenues pour
des dispositifs non contraints [Bensegueni16]. En plus, les valeurs de la mobilité
dépendent fortement de la tension de grille appliquée et donc du champ électrique
transverse.
iii) les contraintes en tension bi-axiales conduisent à la fois à une augmentation de la
mobilité des électrons et des trous, (figure 3.18). En revanche, la mobilité des électrons
atteste de variations plus marquées que celle des trous pour la majorité des contraintes.
En effet, sur la Figure (3.19) on représente le facteur d'amélioration de la mobilité des
électrons en fonction de la proportion en germanium x dans la couche de SiGe (Le
facteur d'amélioration de la mobilité est défini comme le rapport entre la mobilité dans
MOSFET Si contraint et la mobilité dans les MOSFET conventionnels). Cette figure
compare l‟ensemble des données, obtenues au cours de cette thèse, aux données
expérimentales de la littérature de l'Université de Stanford [Welser92], et [Welser94],
IBM [Rim01], Hitachi [Sugii01], le MIT [Cheng01] et [Lauer04], Toshiba [Muzino 00]
et [Tezuka 02], Rashed et al. [Rached95], Takagi et al. [Takagi96].

Figure. 3.19 Facteur d’augmentation de la mobilité en fonction de la proportion de Ge

dans le substrat virtuel obtenue au cours de ce travail et comparé à d’autres travaux de la
littérature
Comme on le voit sur la figure le rapport d‟amélioration de la mobilité des électrons
augmente progressivement avec le pourcentage en Ge pour x < 20% et tend à saturer pour
des valeurs plus élevées.

103
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

2.4.2. Caractéristiques électriques courant- tension sous contraintes en

tension bi-axiale
La figure 3.20 révèle l‟importance de l‟effet de la contrainte mécanique sur les
caractéristiques courant- tension ID(VGS) et ID(VDS) de la structure nMOS à canal contraint
avec un taux de germanium de 20% par rapport à celle de dispositif MOS à canal standard. En
effet, dans cette figure, la comparaison entre les courbes montre un fort décalage entre la
caractéristique de dispositif contraint vers une tension de polarisation de grille plus élevée par
rapport à la courbe de transistor non contraint. Le courant de saturation Ion est donc plus
important que dans le cas d‟une structure standard à même polarisation [Bensegueni13]. En
revanche, cette analyse montre une diminution de la tension de seuil V T dans le dispositif
contraint (figure 2.20-b)

(a) (b)
Figure. 3.20 Caractéristiques électriques des MOSFET contraint et des dispositifs à canal de
standard simulés pour une concentration en Germanium x=20%, a) I D(VDS) à VGS variable, b)
ID(VGS) à VDS variable

La figure 3.21 compare les courbes de courant ID (VDS) de dispositif nMOS à canal contraint
et de dispositif non contraint où différentes proportions de Ge sont appliquées dans le
pseudo- substrat Si1-xGex, x varie de 10% jusqu‟à 30%.

104
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

Figure. 3.21 Caractéristiques électriques ID(VDS) à VGS =1V des MOSFET contraints et
conventionnels simulés pour différentes proportions en germanium, x varie de 10% à 30%,

Ainsi, nous pouvons distinguer un accroissement important du courant de drain Ion lorsqu‟on
augmente le taux de germanium [Bensegueni16]. L‟évolution de la différence entre les
courbes semble être fortement dépendante de la concentration en germanium et donc de
l‟évolution de la mobilité et de la masse effective.

Les résultats de simulations de la structure MOS étudiée sont en bon accord avec ceux
présentées par d'autres auteurs dans la littérature [Sarah03] et [Olsen 09], tant du point de vue
du comportement électrique général que des ordres de grandeur trouvés.

3. CONCLUSION

Le chapitre III est dédié à la simulation numérique de dispositifs NMOS à effet de champ de
taille submicronique. Deux séries de dispositifs ont été considérées: l‟une avec un canal
standard à base de Si, une autre, à canal contraint en tension bi-axiale.

Nous avons élaboré durant cette thèse, un code de simulation bidimensionnelle dédié au
calcul des propriétés de transport électronique dans la couche d‟inversion. Nous avons Ainsi
pu présenter les différents outils nécessaires à la modélisation du transport électrique,
notamment le formalisme de dérive diffusion et le concept de mobilité. Les modèles proposés
dans ce chapitre intègrent systématiquement les effets de contraintes mécaniques dans le but
d‟évaluer leur aptitude à augmenter les performances des composants MOS.

Dans un premier temps, les résultats de la simulation issus de notre code « SIBIDIF » sont
comparés à ceux obtenus d‟un logiciel commercial " Suntaurus (ISE-TCAD)". La

105
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

concordance entre les codes nous a permis de valider nos résultats.

Dans un deuxième temps, les simulations de transport bidimensionnelles dans des dispositifs
MOS conventionnels, nous ont permis de déterminer avec précision les quantités physiques
(champ électrique, densités de porteurs de charge, mobilité, potentiel) qui permettrons la
compréhension des phénomènes mis en jeu. Ensuite, l‟influence des conditions de
polarisation sur la distribution de ces mêmes quantités physiques le long de l‟interface oxyde
de grille - canal de conduction a été évaluée afin de fournir des résultats sur les différents
régimes de fonctionnement du composant.

Enfin, le code de simulation numérique a été adapté à la simulation des dispositifs MOS à
canal contraint en tension bi-axiale (prise en compte des effets de la contrainte mécanique sur
les propriétés intrinsèque du Si, à savoir, sur la bande de gap, la mobilité, .. etc.). Les
performances des composants MOS à canal contraint ont ainsi pu être évaluées et comparées
à celle obtenues sur Si, en termes de mobilité et de courant de drain. Deux principaux résultats
ont pu être dégagés par cette étude :

1) Les films de Si contraint, qui possèdent de faibles masses effectives, sont sujets à une
forte mobilité. Les résultats obtenus ont révélés des variations importantes de la mobilité
des électrons (et des trous) dans la couche d‟inversion pour toutes les contraintes en
tension appliquées. Ainsi, les simulations ont montré une augmentation de la mobilité
des électrons d‟un facteur de (190%) par rapport au Silicium en cas d‟un pourcentage de
Germanium égale 20%.
2) De plus, les performances statiques (courant-tension) sont fortement améliorées avec les
canaux de Si contraints en tension bi-axiales car ceux-ci peuvent fournir des courants de
drain Ion plus élevés grâce à leurs mobilités plus importantes. En revanche, une
diminution de la tension de seuil VT dans les dispositifs contraints a été observée.

Le chapitre III constitue donc une première comparaison des performances entre une structure
MOS " classique " de la microélectronique et une structure MOS à canal de Si contraint. Le
prochain chapitre propose alors une étude sur une structure avancée : le transistor MOS
contraint avec un diélectrique de grille à forte permittivité.

106
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

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109
Chapitre III Contrainte Mécanique et ses Conséquences Electriques

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110
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

Chapitre IV : OXYDES DE GRILLE HIGH-k

ET TRANSISTORS MOS A CANAUX
CONTRAINTS

IV.1. OXYDES HIGH-K ET CHOIX TECHNOLOGIQUES POUR LES

DISPOSITIFS nMOS
IV.1.1. Limites de scaling de SiO2 et solution à la miniaturisation
IV.1.1.1. Problématique de l‟oxyde de grille SiO2
IV.1.1.2. Vers l‟utilisation de diélectriques alternatifs
IV.1.2. Matériaux à forte permittivité "oxyde High-k"
IV.1.2.1. Propriétés de sélection des oxydes High-k
IV.1.2.2. Quelques oxydes high-k candidats potentiels

IV.2. ETUDE DE LA CONDUCTION DANS UN EMPILEMENT DE GRILLE MOS

EN HFO2

IV.2.1. Outil de simulation 2D: le LOGICIEL SILVACO-TCAD

IV.2.1.1. Principe
IV.2.1.2. Caractéristiques principales de la structure simulée
IV.2.2. Influence de la grille métallique sur les caractéristiques électriques
IV.2.3. Caractérisation de l‟empilement grille / canal
IV.2.3.1. Courant de fuite dans l‟oxyde de grille : transition tunnel direct
IV.2.3.1.1. Oxyde de silicium (SiO2)
IV.2.2.1.2. oxyde High-k (HfO2), courants de fuites, EOT
IV.2.3.2. Propriétés de transport

IV.3. TRANSISTOR nMOSFET À EMPILEMENT DE GRILLE TIN/HfO2

ASSOCIANT UN CANAL DE Si CONTRAINT s-Si

IV.3.1. Description de la structure

IV.3.2. Performances des transistors nmos a empilement TIN/HfO2/s-Si
IV.3.2.1. Mobilité des électrons
IV.3.2.2. Caractéristiques électriques
IV.3.3. Effets de la variation de la CAP s-Si
IV.3.3.1. Mobilité des électrons
IV.3.3.1. Courant ION, IOFF

IV.4. CONCLUSION
Références bibliographiques

111
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

Chapitre IV
OXYDES DE GRILLE HIGH-k ET
TRANSISTORS MOS A CANAUX
CONTRAINTS
Comme présenté au chapitre précédent, l’effet bénéfique de l’ingénierie de
substrat sur les dispositifs de type n MOSFET, a été clairement établi à travers
des résultats de simulations électriques. En particulier, nous avons pu voir
comment la contrainte en tension bi-axiale peut modifier les propriétés de
transport électrique dans le canal de conduction. La mobilité de porteurs de
charges est une de ces propriétés fortement touchée par les effets de la contrainte
mécanique. Dans ce chapitre, nous nous intéressons à d’autres nouveaux
matériaux. Ici, l’utilisation des oxydes à forte permittivité ou "high-k", en tant
que diélectriques de grilles des transistors MOS, afin notamment de limiter les
courants de fuite à travers les dispositifs, sera étudiée.
Dans un premier temps, nous commencerons par évoquer les limites de
l’oxyde de grille SiO2 avant de définir les critères auxquels doivent répondre les
oxydes à forte constante diélectrique pour être considérés comme candidats
potentiels au remplacement de la silice. Nous continuerons par l’étude du courant
tunnel sur des transistors nMOS intégrants des épaisseurs variables d'oxyde
high-k (le dioxyde d’Hafnium HfO2), puis comparée aux dispositifs de diélectrique
de grille classique (SiO2). Nous discuterons ensuite les problèmes posés par
l’introduction des oxydes à fortes permittivités, particulièrement en terme de
transport électrique (dégradation de la mobilité) dans le canal.
Enfin, nous terminerons ce chapitre en aborderant succinctement les
performances des structures nMOS bénéficiant à la fois de l’oxyde de grille high-k
et du canal de conduction contraint en tension bi-axiale.

112
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

1. OXYDES HIGH-K ET CHOIX TECHNOLOGIQUES POUR

LES TRANSISTORS nMOS

1.1. LIMITES DE SCALING DE SiO2 ET SOLUTION A LA

MINIATURISATION

1.1.1. Problématique de l’oxyde de grille SiO2

Une des clefs du succès sans précédent de l‟industrie de la microélectronique réside
dans les propriétés remarquables du SiO2 et de son interface naturelle avec le silicium. En
effet, le dioxyde de silicium (SiO2) présente un ensemble de qualités intrinsèques inégalées à
ce jour: il dispose d‟un grand gap de l‟ordre de 9eV, d‟un offset de bande de valence de
4.4eV et d‟un offset de bande de conduction égal à 3.5 eV, avec un champ de claquage élevé,
d‟environ (15 MV/cm). De plus, cet isolant présente une bonne stabilité thermodynamique
lors de sa croissance sur le Silicium avec une faible densité de défauts dans le volume (< 10 16
cm-3) et à l‟interface Si/SiO2 (< 1011 cm-2).

Figure. 4.1 Prévisions pour l'épaisseur Figure. 4.2 Augmentation du courant de

équivalente d'oxyde d'après l’ITRS 2003 grille en fonction de l’épaisseur pour un
[Wong2006]. nMOSFET de 35 nm de longueur de grille à
1,5 V (d’après [Green2001])

Cependant, l‟âge d‟or de l‟oxyde de grille SiO2 semble être arrivé à son terme. En
effet, continuer la miniaturisation des dimensions des composants électroniques, impose la
réduction des épaisseurs de silice jusqu'à des valeurs ultimes (< ~1 nm) (Figure 4.1), ce qui la
rend inemployable. Deux raisons en sont la cause:

113
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

- D'une part, pour des diélectriques très fin (d‟épaisseur typiquement inférieure à 3 nm),
les électrons peuvent traverser la barrière de potentiel de l‟oxyde par un mécanisme d‟effet
tunnel direct, même à faible champ électrique [Frank2001], [Song2001] dont la probabilité
croît exponentiellement avec la diminution d'épaisseur de l'oxyde [Ghibaudo2000]. Ainsi,
cette augmentation exponentielle du courant de grille pose un sérieux problème sur le contrôle
de la consommation globale des composants CMOS. De ce fait, si nous supposons que la
limite de courant tunnel acceptable est de 1A/cm2 pour un dispositif haute performance et de
10-3A/cm2 pour un dispositif à faible puissance, alors, les épaisseurs minimales tolérables de
silice sont respectivement 1,3 et 1,9nm pour chacune de ces dispositifs (voir Figure 4.2).

- En plus à cette limitation liée à l‟augmentation du courant de fuite, il y a eu un grand

intérêt à la question de la limite plus fondamentale pour l‟épaisseur minimale de l‟oxyde de
silicium SiO2 [Schulz1999]. Muller et al. [Muller1999] ont étudié la composition chimique
et la structure électronique des couches d‟oxydes ultra-mince. Ils ont montré
expérimentalement que la limite fondamentale de l‟épaisseur de SiO2 se situe entre 7 et 12 Å.
Ainsi, une autre étude théorique intéressante sur l‟alignement des bandes à l‟interface Si/SiO2
a été effectuée par Tang al. [Tang 98]. Ces derniers observent une dégradation importante de
l‟offset de bande interdite du SiO2, lorsque l‟épaisseur de l‟oxyde est réduite en-dessous de de
~7 Å de SiO2 et proposent alors cette valeur comme la limite minimum et qu‟en deçà, la
couche de SiO2 perd les propriétés électroniques du matériau isolant et induit un courant de
fuite beaucoup trop important entre le canal et la grille.

Figure. 4.3 Représentation de l’épaisseur a) théorique et b) pratique [Chau 04] minimale de SiO2
intégrable

Il est ainsi évident qu‟une solution doit être trouvée ;

114
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

1.1.2. Vers l’utilisation de diélectriques alternatifs

Pour faire face à l‟augmentation des courants de fuite par effet tunnel, tout en
maintenant une capacité d'oxyde de grille (Cox) élevée avec des épaisseurs de diélectriques
physiquement acceptables, de nouveaux diélectriques à haute permittivité "κ " sont employés
pour les technologies CMOS sub-65 nm. Ces matériaux, dits couramment « high-κ » sont
nécessaires pour continuer l‟optimisation des performances des futures générations de
TMOS, comme le démontrent plusieurs articles dans la littérature [Wilk2001], [Kingon2000],
Osburn2002], [Stathis2002], [Wallace2002], [Buchanan1999].

La substitution de la silice SiO2 par un oxyde high-κ permet donc d'augmenter l'épaisseur
physique de la couche de diélectrique d'un facteur κ/3.9 tout en conservant, la capacité du
condensateur (voir figure 4.4).

Figure. 4.4 Schéma de principe de l’introduction d’un matériau high-κ dans un empilement de
grille

Ainsi, l‟introduction de matériaux à grande constante diélectrique fait appel à la notion

d‟épaisseur équivalente d‟oxyde (Equivalent Oxide Thickness ou EOT), qui correspond à
l‟épaisseur de la silice équivalente nécessaire pour obtenir une valeur de capacité égale à
celle d‟un matériau de constante diélectrique κhigh-κ et d'épaisseur physique thigh-κ :

(IV.1)

1.2. MATERIAUX A FORTE PERMITTIVITE "OXYDE HIGH-K"

1.2.1. Propriétés de sélection des oxydes High-k
Dans la littérature, nombre de travaux de recherche se sont orientés essentiellement vers la
définition des propriétés de films minces d‟oxydes high- κ afin de trouver le successeur au
SiO2. En effet, la sélection d‟un matériau de remplacement ne peut malheureusement pas se

115
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

réaliser sans obstacles à franchir, car il est impossible d‟obtenir avec le diélectrique high-κ
tous les avantages qu'avait le dioxyde de Silicium (SiO2). De ce fait, pour choisir un bon
candidat il faut rassembler plusieurs facteurs, parmi lesquels nous pouvons citer par exemple:

1.2.1.1. Permittivité diélectrique "κ"

C'est évidemment le premier facteur à prendre en compte lorsqu'on parle d'oxyde high-k. En
effet, la permittivité relative du matériau doit être suffisante pour atteindre des épaisseurs
équivalentes d'oxyde (EOT) inférieures à 1 nm tout en maintenant des courants de fuite
acceptables pour les applications envisagées.

1.2.1.2. Bande interdite et discontinuité de bandes

L‟énergie de gap et les hauteurs de barrières sont des propriétés importantes puisqu‟elles
limitent l‟application des matériaux à très forte permittivité. En effet, comme illustré sur la
figure 4.5, la plupart des matériaux high-κ ne présentent pas une bande interdite aussi élevée
que SiO2.

Figure. 4.5 Récapitulatif de quelques offsets de bande [Robertson 2002]

Ainsi, Pour garantir un comportement d‟isolant, il faut non seulement un matériau à large
bande interdite mais également un matériau dont les discontinuités de bande de conduction
(ΓEc) et de valence (ΓEV) aux interfaces soient suffisamment grandes pour empêcher le
transport des électrons par émission thermique ou par effet tunnel. Ces barrières doivent
typiquement être supérieures à 1 eV. Dans le cas du silicium, compte tenu du positionnement
non symétrique des bandes de conduction et de valence des matériaux high-k, alors, cette
condition impose en pratique que les oxydes concernés aient une largeur de bande interdite
supérieure à 5 eV (voir figure 4.6). Comme l‟énergie de gap est globalement inversement

116
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

proportionnelle à la constante diélectrique et qu‟elle doit être supérieure à 5eV, la valeur

limite de la permittivité relative sera fixée aux alentours de 25 [Schlom 2002].

1.2.1.3. Aspect cristallographique- paramètre de maille

La compatibilité cristallographique est un autre aspect important à prendre en considération
lorsque le diélectrique high-k est intégré dans le transistor, de même que l‟impact du
paramètre de maille sur la qualité de l‟interface du dispositif. Pratiquement le désaccord entre
la maille de l‟oxyde et celle du substrat de Silicium doit être faible (typiquement inférieure à
(3%) en valeur absolue). La figure (4.6) présente le désaccord de maille de quelques oxydes
high-k en fonction de constante diélectrique et de leur bande interdite.

Figure. 4.6 Paramètre de maille de quelques oxydes high-k en fonction de leur gap Eg et de leur
constante diélectrique k. les zones hachurées correspondent aux bandes interdites inferieures à
4eV ou 5eV [Clément 05]

1.2.1.4. Stabilité thermique

Afin de considérer leur intégration dans des applications CMOS, les diélectriques high-k
doivent être stables au contact avec le silicium, notamment lors des traitements thermiques
nécessaires au procédé de fabrication, durant lesquels le diélectrique est soumis à de fortes
températures. Il faut en effet éviter tout phénomène de dégradation tel que la formation d‟une
couche interfaciale (de silicate ou de silice) de faible permittivité, mal contrôlée et peu
désirable entre le canal de Si et l‟oxyde. Le plus souvent, cette couche interfaciale entraine
l‟augmentation de l‟EOT :

(IV.2)

117
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

1.2.2. Quelques oxydes diélectriques candidats potentiels

Bien que la liste de diélectriques ayant une permittivité plus élevée que la silice soit longue,
celle des candidats potentiels qui ont de la chance pour être intégrés en tant qu‟oxyde de grille
dans les futures structures CMOS, est finalement assez restreinte. A titre d‟exemple, le
Tableau 4.1 résume les caractéristiques des différents matériaux high-k se rapprochant au
mieux des différents critères de sélection énumérés ci-dessus.

TABLEAU 4.1 Principales forces et faiblesses des différents diélectriques high-k candidat potentiels
et EOTmin reportées dans la littérature [Weber05]

Matériau k Principales forces Principales faiblesses

Compatibilité avec le silicium, Faible k, EOT > 0.8 nm, courant de
SiO2 3.9
excellente interface avec le Si, grille trop élevé pour toutes les
mobilité élevée applications (HP, LOP, LSTP).
Caractéristiques du SiO2 avec Solution court-moyen terme. Courant
SiON 6-7
amélioration du compromis de grille reste trop élevé pour les
EOT/JG, mobilité élevée. applications LSTP.
EOTmin=7Å [Matsushita04]
Bonne connaissance du matériau, mobilité faible, réduction de l‟EOT
Al2O3 8-11
gap d‟énergie élevé (8.8eV), faible, incompatibilité avec la grille
structure amorphe, bonne stabilité Poly-Si. k modérée
thermique. EOTmin=9.6Å
[Chin00]
Comparé à HfSiOx, meilleure Réduction assez moyenne de l‟EOT,
HfSiON 11
stabilité thermique, amélioration de mobilité généralement dégradée par
l‟EOT et du compromis EOT/JG, rapport à HfSiOx
réduction de la pénétration des
dopants dans le cas d‟une grille
Poly. EOTmin=13Å [Iwai04].
EG élevée Température de cristallisation faible,
Y2O3 ~15
formation de silicides
Compatibilité avec un procédé de dégradation de la mobilité avec la
HfO2 20-25
fabrication CMOS, forte réduction reduction de l‟EOT, faible barrière à la
du courant de grille (4- 6 décades). pénétration de l‟oxygène après recuit et
EOTmin=6.5Å [Yamamoto03], 9- nécessité d‟une couche interfaciale =>
10Å avec un recuit élevé [Choi01], réduction de l‟EOT très moyenne.
[Chau04], [Doris05].
Large gamme de permittivité Défauts associés à Al, Peu de résultats
HfAlON 9-25
possible reportés
Absence de couche interfaciale => instable vis-à-vis du silicium
La2O3 20-25
fort potentiel en terme de réduction
de l‟EOT. Excellent compromis
EOT-JG. Mobilité correcte,
EOTmin=4.8Å [Chin00], meilleure
stabilité thermique
Oxydes Qualité de l‟interface obtenue par EG et ΓEC inacceptables
> 50
Epitaxiés épitaxie. Fort potentiel en terme de
réduction de l‟EOT.
(TiO2, EOTmin=5.4Å [Jeon02] avec
SrTiO3) SrTiO3.

118
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

2. ETUDE DE LA CONDUCTION DANS UN EMPILEMENT

DE DE GRILLE MOS EN HFO2

Parmi les différents candidats potentiels, notre choix s‟est porté sur l‟oxyde d‟Hafnium HfO2.
Comme décrit précédemment, l‟intérêt de ce matériau provient d‟une bonne compatibilité et
d‟une bonne stabilité thermodynamique vis-à-vis du Silicium [Spinelli 98], [Pacelli 99]. Les
caractéristiques de HfO2 comme oxyde de grille ont été données ci-dessus (Tableau IV.1).
Cette partie s‟appuie sur une étude complète de la conduction électrique dans un transistor
nMOS intégrant un oxyde de grille high-k en HfO2.

2.1. OUTIL DE SIMULATION 2D: LE LOGICIEL SILVACO-TCAD

(SILicon VAlley COrporation- Technology Computer Aided Design)

2.1.1. Principe
Pour les simulations électriques des dispositifs MOS étudiés(conventionnels et à matériaux
innovants) en 2D, nous avons utilisé le logiciel ATLAS (SILVACO-TCAD). Cet outil
standard, qui est, d‟une très grande qualité, permet de traiter un grand nombre de simulations
tout en faisant varier des paramètres physiques et électriques (dopage, dimensions,
polarisation etc.).
Dans ATLAS, nous avons utilisé la modélisation de type dérive–diffusion pour le transport
des porteurs. Afin de faciliter notre étude orientée sur la simulation de caractéristiques
électriques statiques, nous nous sommes concentrés sur le mécanisme de génération-
recombinaison de porteurs de Shockley–Read–Hall (SRH). Nous avons également activé les
modèles standards prenant en compte l‟effet tunnel, la mobilité, champ électrique, la largeur
de bande dans le silicium, etc., permettent d‟obtenir des résultats réalistes. (Ces modèles
seront détaillés en annexe II).

2.1.2. Caractéristiques principales de la structure simulée

Les figure 4.7 et figure 4.8 illustrent respectivement la structure nMOS à empilement de
grille high-k en HfO2 définie sous ATLAS et le maillage 2D utilisé. Les dispositifs simulés
ont des longueurs de grilles de 100nm et des oxydes de grille très minces [Atlas] (EOT varie
de 1nm jusqu‟à 3nm). Le canal des TMOS est dopé à 1.1017 cm-3. La concentration des
caissons (source/drain) N+ est de l‟ordre de 1.1020cm-3 et la profondeur de jonction Xj sera
prise 75nm, avec des extensions LDD (Lightly Doped Drain) dopés à 5.1019cm-3.

119
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

Figure. 4.7 Structure nMOS à empilement de grille en Figure. 4.8 Illustration du maillage sur la
HfO2 simulée sous ATLAS région de l’oxyde de grille

Les paramètres considérés pour la simulation des dispositifs n MOSFET sont consignés dans
le tableau suivant (Tableau 4.2) [Atlas]:

TABLEAU 4.2 Paramètres considérés pour la simulation des dispositifs n MOSFET

Paramètre Signification Valeur
EOT (nm) Epaisseur de l‟oxyde équivalente 1- 3
Lg (nm) Longueur de la grille 100
TSi (nm) Epaisseur du canal 10
Xj (nm) Profondeurs de jonction (source /drain) 75
P2 (cm-3) Dopage du canal 1e 17
P1 (cm-3) Dopage substrat 1e16
N (cm-3) Dopage LDD 5e19
N+ (cm-3) Dopage Source/drain 1e 20
VGS (V) Polarisation Grille 0.02- 3
VDS (V) Polarisation Drain 0.02- 2
T (K) Température 300

2.2. INFLUENCE DE LA GRILLE METALLIQUE SUR LES

CARACTERISTIQUES ELECTRIQUES

Comme nous l'avons déjà évoqué dans le premier chapitre de ce manuscrit, l'intégration de
matériaux de forte permittivité comme isolant de grille des transistors nMOS n'est pas
envisageable sans avoir recours à des grilles constituées d'un matériau métallique. Ainsi,
l'étude de la conduction électrique dans un transistor HfO2/grille métallique passe
nécessairement par l'étude préalable de l'impact d'une grille métallique sur les caractéristiques

120
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

électriques, notamment sur la variation des paramètres électriques tel que la tension de seuil,
le courant de drain à l‟état passant IONet le courant de drain à l‟état bloqué IOFF. Cette étude
constitue l'objet de cette partie du chapitre.

Sur la Figure 4.9, nous présentons les courbes de transfert ID(VG) du transistor nMOS à
empilement de grille high-k simulée en fonction du travail de sortie ΦM du métal de grille;
ΦM correspond à la hauteur de barrière de potentiel entre la grille métallique et le diélectrique
(ΦM varie de 4.1 à 4.8 eV). Les paramètres de simulations utilisés donnent une bonne
approximation du courant de drain en fonction de la tension de grille pour l‟ensemble des
matériaux de grille utilisés. On notera notamment sur la Figure 4.10 que la tension de seuil Vt
dépend directement du travail de sortie ΦM du métal de grille utilisé. La grille métallique
permet alors d‟ajuster la tension de seuil via le travail de sortie ΦM.

Figure. 4.9 Caractéristiques de transfert ID(VG) Figure. 4.10 Variation de la tension de seuil
obtenues pour différents travaux de sorties de métal en fonction du travail de sortie du métal de
utilisés dans un empilement de grille en HfO2. grille utilisé
VDS=0.1V

Comme l‟ont montré d‟autres travaux, il est possible d‟ajuster dans une large gamme (suivant
les applications visées) la tension de seuil des nMOS et pMOS via le travail de sortie du métal
de grille utilisé (Figure 4.11). Par exemple, pour une technologie CMOS, on cherchera
d‟intégrer une grille unique pour les deux types de transistors (nMOS et pMOS). Dans ce cas,
il sera nécessaire de choisir un métal ayant un travail de sortie ΦM autour du milieu du gap du
silicium « mid-gap » (TiN, W ou CoSi2, soit environ 4,6 - 4,7 eV) [VANDOO 06], afin
d‟avoir un comportement symétrique.

121
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

Figure. 4.11 Tensions de seuil de nFET et Figure. 4.12 Représentation des travaux de sortie
pFET FDSOI obtenues pour différents de sortie de différents métaux pouvant être utilisés en
empilements de grille en gate first tant qu’électrode de grille pour un nMOS et/ou un
[Faynot10] pMOS [Skotnicki08]

Les Figure 4.13 et Figure 4.14 illustrent respectivement les caractéristiques électriques
ID(VG) sous seuil et les caractéristiques de sorties ID (VD) obtenues pour différents travaux de
sorties de grille métalliques. On note que l‟augmentation du travail de sortie a entrainé au
niveau transistor, l‟augmentation de la pente sous seuil S qui conduit à la réduction du
courant de fuite IOFF. On observe également que l‟une des particularités de l‟accroissement du
travail de sortie est d‟abaisser le courant ION des nMOS. En revanche, on note une
augmentation du rapport Ion/Ioff (Figure 4.15).

Figure. 4.13 Caractéristiques de transfert Figure. 4.14 Caractéristiques ID(VD) obtenues

ID(VG) sous seuil obtenues pour différents pour différents travaux de sorties de métal
travaux de sorties de métal utilisés dans un utilisés dans un empilement de grille en HfO2.
empilement de grille en HfO2. VDS=0.1V Vgs=1V

122
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

Figure. 4.15 Variation du rapport ION/IOFF en fonction du travail de sortie du métal de grille utilisé

2.3. CARACTERISATION DE L’EMPILEMENT GRILLE / CANAL

2.3.1. Courant de fuite dans l’oxyde de grille : transition tunnel direct

Dans cette partie, une étude du courant tunnel a été réalisée sur les mêmes transistors de la
(figure 4.7). Dans ce cas, les nMOS intégrants soit des oxydes de forte permittivité en HfO 2,
soit des oxyde de grille standards (SiO2). Les épaisseurs des oxydes équivalentes varient de 1
à 3.5nm. L‟ensemble de ces dispositifs est décrit dans la figure (4.16).

Figure. 4.16 Ensemble des dispositifs simulés au cours de cette étude

123
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

2.3.1.1. OXYDE DE SILICIUM (SiO2)

La Figure 4.17 permet de suivre l‟évolution de la densité de courant tunnel JG à travers
l'oxyde de silicium (SiO2) en fonction de la polarisation de grille VGS à températures ambiante
(300K). Les épaisseurs de films (EOT) varient de 1 à 3.5 nm. La densité de courants de fuite
JG traduit le déplacement de charges électriques entre la grille et le canal par effet tunnel avec
ou sans commande sur la grille. C‟est une grandeur surfacique exprimée en (A/cm2).

Figure. 4.17 Evolution du courant de fuite à travers l'oxyde de silicium en fonction de la

polarisation de grille

D‟après la Figure 4.17, on remarque que la densité de courant J G croit avec la réduction de
l‟épaisseur d‟oxyde TOX et avec l‟augmentation du potentiel de grille. En effet, lorsque le
substrat du nMOS est en faible inversion (0 < V GS < VT), le canal d‟inversion n‟est pas
encore formé mais un courant devient mesurable pour les oxydes d‟épaisseur inferieures a 3
nm. En régime de forte inversion (VG > VT), JG est engendré par le transfert des électrons de
la bande de conduction du substrat vers la bande de conduction de la grille.
Toutefois, lorsque le transistor NMOS est en régime d‟accumulation (VGS < 0), on a montré
que la densité de courant JG est due au passage des électrons de la bande de conduction de la
grille vers la bande de conduction du substrat [PET 06] (Voir figure 4.18).

Si pour les générations plus anciennes, le mécanisme principal de transport électronique à

travers l‟oxyde de grille MOS (SiO2) était sous injections de porteurs de type Fowler-
Nordheim (FN), le mécanisme d‟injection pour les technologies sub 130 nm est diffèrent. La
miniaturisation des épaisseurs d‟oxyde en dessous de 3 nm a favorisé les injections de
porteurs, par effet tunnel direct [PET 06].

124
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

Figure. 4.18 Evolution de la densité des courants de fuite JG en fonction de l'épaisseur d'oxyde
pour la tension de grille en régime d'accumulation (transistor NMOS) [PET 06]

2.3.1.2.OXYDE HIGH-K (HfO2), COURANTS DE FUITES, EOT

Dans les empilements de grille MOS à base de diélectrique high-k en HfO2, les mécanismes
de conduction de type tunnel direct, tunnel assisté par pièges ou encore Poole-Frenkel sont les
plus identifiés dans la littérature [Specht 04] [Xu 02] [Chowdhury 07]. Nous nous
attacherons dans cette partie à l‟étude du courant tunnel direct dans ces dispositifs et plus
particulièrement à l‟influence de la composition de la partie isolante sur l‟évolution de ce
courant.

.
Figure. 4.19 Densité de courant de fuite JG en fonction de l’EOT à travers l’empilement de grille
MOS en HfO2 comparé à la référence SiO2/Si

125
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

La figure 4.19 compare l‟évolution en fonction de la tension de grille VG de la densité de

courant tunnel entre une architecture nMOS à empilement de grille en HfO2/Si (Figure 4.7) et
l‟architecture nMOS conventionnelle (SiO2/Si), pour différentes épaisseurs (EOT varie de 1
jusqu‟à 1.4nm). Cette figure montre que le diélectrique high-k joue bien son rôle : A EOT
comparable, on note une forte dégradation du courant de grille sur les dispositifs HfO2/Si par
rapport à la référence nMOS standard (SiO2/Si).

Nous considérons à présent des transistors nMOS à empilement de grille en HfO2 avec une
couche SiO2 interfaciale. La figure 4.20 compare la structure de référence (une seule couche
de SiO2 avec TSiO2 = EOT=1.2nm) à des transistors MOS à deux couches SiO2-HfO2 (avec
TSiO2 =0.8nm, EOT varie de 1à 1.4nm) en terme de courant de fuite de type tunnel.

Figure. 4.20 Densité de courant de fuite JG en fonction de la tension de grille à travers l’empilement
de grille MOS en HfO2 avec une couche interfaciale, IL=0.8nm comparé à la référence SiO2/Si

Les courbes de la figure 4.20 montrent que le dispositif à base de HfO2 avec une couche
interfaciale permet d‟améliorer le courant tunnel par rapport à la structure de référence
(SiO2/Si). Nous pouvons également noter de cette figure que le courant de fuite dans les
dispositifs à deux couches est très sensible à la variation de l‟EOT. Ce résultat est cohérent
avec [Garros 04] qui a observé que le niveau de la densité de courant de tunnel mesuré
expérimentalement à travers l‟empilement de grille bicouche HfO2/SiO2 est réduit
considérablement quand l‟EOT augmente.

126
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

Ensuite, nous observons sur les Figure 4.19 et Figure 4.20 que la réduction de la densité du
courant de grille est plus importante dans le dispositif à une couche de diélectrique HfO2 que
dans celui à deux couches, car pour une faible augmentation de l‟EOT, l‟épaisseur physique
de la couche high-k doit être plus fortement augmentée, ce qui réduit drastiquement le courant
tunnel.

2.3.2. Propriétés de transport

Le courant de drain à même EOT=1.5nm sur les transistors nMOS à oxyde de grille en HfO2
est comparé à la référence (Si /SiO2) sur la Figure 4.21. Une diminution en courant de drain ID
est observé sur les n MOS en HfO2 par rapport aux transistors conventionnel (Si/ SiO2). Ce
résultat est associé à une dégradation en mobilité des électrons comme le montre la Figure
4.22.

Figure. 4.21 Densité de courant de Drain ID en fonction de la tension de drain à travers

l’empilement de grille MOS en HfO2 avec, EOT=1.5nm comparée à la structure standard
SiO2/Si

Figure. 4.22 Évolution de la mobilité des électrons en fonction du champ électrique à travers
l’empilement de grille MOS en HfO2, comparée à la structure SiO2/Si

127
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

La dégradation de la mobilité sur les dispositifs MOS avec un diélectrique HfO2/Si (74%) par
rapport à la mobilité universelle SiO2/Si est en accord avec les précédents résultats publiés
avec cet empilement [Weber05].

Figure. 4.23 Compromis entre la mobilité des électrons et l’épaisseur de la couche interfaciale
[Weber05].

En accord avec de nombreux résultats dans la littérature, la dégradation de la mobilité des

électrons dans des transistors MOS à empilement de grille bicouche HfO2/SiO2, est
notamment fortement dépendante de l‟EOT et plus précisément de l‟épaisseur de la couche
interfaciale (Figure 4.23). Les causes possibles à cette dégradation de mobilité sembleraient
très nombreuses [Kerber03], [Ragnarsson03‟], [Weber04‟], [Cassé06], (voir Figure 4.24).

Nous pouvons citer par exemple, les travaux de

[Weber04] et [Cassé06] qui ont pu démontrer
par des mesures basse température, que la
majeure partie des dégradations de mobilité
observées dans des transistors intégrant un oxyde
de forte permittivité est généralement due à un
mécanisme d‟interaction de type Coulomb induit
par la charge fixe à l'interface SiO2/HfO2 ou dans
le proche HfO2 (notons que la présence de
défauts chargés dans le high-k est peut être due à
l‟étape de gravure par plasma de la grille et le
dépôt des espaceurs, durant laquelle Figure. 4.24 Résumé des différents
mécanismes de dégradation de la mobilité
l‟empilement de grille est exposé à l‟oxygène et liés au diélectrique high-k. Les charges fixes
à d‟autres ions). apparaissent comme le facteur dominant
[Weber05].

128
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

3. TRANSISTOR nMOSFET À EMPILEMENT DE GRILLE

TIN/HfO2 ASSOCIANT UN CANAL DE Si CONTRAINT (s-
Si)

Dans les paragraphes précédents de ce manuscrit, nous avons présenté des structures nMOS
avec de nouveaux matériaux et analysé le transport des porteurs. Le paragraphe développé ici,
est en quelque sorte une application où toutes les notions abordées jusqu‟ici ont pu être
utilisées.
En effet, cette dernière partie s‟intéresse à la Co-intégration d‟un canal de silicium contraint
en tension bi-axiale (s-Si) en même temps avec un diélectrique de grille de forte permittivité
en HfO2 dans l‟architecture nMOS. L‟objectif étant de présenter les caractéristiques
électriques de transport de charge dans le canal de conduction qui sont le reflet des propriétés
et de la qualité des matériaux. Le Si contraint en tension bi-axiale étant assez bien connu,
nous nous focaliserons particulièrement sur les propriétés électriques de l‟empilement
Métal/HfO2/s-Si cap/SiGe.

3.1. DESCRIPTION DE LA STRUCTURE

Les structures simulées dans cette étude sont des transistors nMOS à empilement de grille
High-k en HfO2 associant des canaux de canal de Si contraint en tension bi-axiale, avec un
taux de germanium de 20% dans le pseudo substrat SiGe. Les dispositifs sont constitués des
grilles de 100nm de longueur, des oxydes de grilles de 1.5nm, et des canaux de conduction
d‟épaisseurs allant de 3 à 13nm. De plus, pour ce type de transistors, une grille métallique de
type "mid-gap" (ΦM=4.6eV) a été implémentée pour les simulations. La structure des
transistors simulés sous Atlas est présentée sur la Figure 4.25.

Figure. 4.25 Structure d’un transistor nMOS à empilement de grille en HfO2 associant un
canal de Si contraint simulée sous ATLAS

129
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

Les paramètres considérés pour la simulation des dispositifs n MOSFET sont notés dans le
tableau suivant (Tableau 4.3) [Atlas]:

TABLEAU 4.3 Paramètres considérés pour la simulation des dispositifs n MOSFET à empilement de
grille high-k associant un canal de Si contraint
Paramètre Signification Valeur
EOT (nm) Epaisseur de l‟oxyde équivalente 1.5
Lg (nm) Longueur de la grille 100
Ts-Si (nm) Epaisseur du canal de Si contraint 3-13
Xj (nm) Profondeurs de jonction (source /drain) 75
P2 (cm-3) Dopage du canal 1e 17
P1 (cm-3) Dopage substrat 1e16
N (cm-3) Dopage LDD 5e19
N+ (cm-3) Dopage Source/drain 1e 20
VGS (V) Polarisation Grille 0.03- 3
VDS (V) Polarisation Drain 0.03- 2
T (K) Température 300
X(%) Taux de Ge dans le pseudo substrat SiGe 20

3.2. PERFORMANCES DES TRANSISTORS nMOS A EMPILEMENT

TIN/HfO2/s-Si

3.2.1. Mobilité des électrons

La mobilité des électrons sur des transistors nMOS HfO2/s-Si est comparée à la mobilité des
transistors conventionnels SiO2/Si aux résultats correspondant au transistor non contraint
HfO2/Si sur la Figure 4.26.

Figure. 4.26 Évolution de la mobilité des électrons en fonction du champ électrique transversal
pour différents dispositifs ; nMOS contraint à empilement de grille en HfO2, nMOS
non contraint à empilement de grille en HfO2, et nMOS conventionnel (SiO2/Si)

130
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

On remarque que la mobilité des nMOS s-Si-HfO2 est fortement améliorée par rapport à la
mobilité des dispositifs conventionnels et à ceux à empilement hfO2/Si. Ce résultat confirme
qu‟une contrainte en tension bi-axiale est bénéfique pour le transport des électrons et qu‟une
architecture à canaux avec du Si contraint en tension pour des nMOS avec empilement de
grille TIN/High-k est nécessaire. [weber05]

3.2.2. Caractéristiques électriques

L‟impact de l‟intégration du Si contraint dans le canal de conduction des transistors nMOS
avec un diélectrique de grille high-k est également visible sur la dérive des caractéristiques
électriques de sortie ID(VD) de la figure 4.27. D‟après cette figure, on note une différence de
courant très importante entre les dispositifs contraints et ceux non contraints.

Figure. 4.27 Caractéristiques électriques de sortie ID(VD) des différents dispositifs ; nMOS
contraint à empilement de grille en HfO2, nMOS contraint à empilement de grille en
HfO2, nMOS conventionnel (SiO2/Si) simulés sous ATLAS

Figure. 4.28 Évolution du courant de drain Ion en fonction du dispositif

considéré, EOT=1.5nm, Ts-Si=6nm

131
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

Ainsi, nous obtenons grâce à l‟intégration du canal contraint une augmentation de (64%) du
courant de saturation Ion par rapport aux dispositifs à empilement HfO2/Si (Figure 2.28). Ce
qui souligne l‟efficacité de la structure et de la combinaison des deux matériaux, High-k et Si
contraint.

3.3. EFFETS DE LA VARIATION DE LA CAP s-Si

3.3.1. MOBILITÉ DES ÉLECTRONS

La figure 4.29 présente l‟évolution de la mobilité des électrons en fonction du champ

électrique transversal pour différentes épaisseurs du canal de Si contraint (CAP s-Si) du
dispositif MOS contraint présenté ci-dessus (Figure 4.25), ainsi que la mobilité du dispositif
standard SiO2/Si et la mobilité de transistors non contraint HfO2/Si.

Figure. 4.29 Mobilité des électrons en fonction du champ effectif pour les transistors nMOS
TiN/HfO2/s-Si avec différentes épaisseurs de la cap s-Si, comparée à la mobilité du
dispositif standard SiO2/Si et la mobilité de la référence HfO2/Si.

L‟augmentation de l‟épaisseur du canal de Si contraint sur la figure 4.29, confirme la

différence de mobilité entre les dispositifs contraint et les dispositifs non contraints. On
observe en effet que la mobilité du dispositif contraint, à faible champ électrique est fortement
améliorée avec les épaisseurs de cap s-Si croissantes. Cependant, à fort champ, la mobilité des
électrons diminue jusqu‟à atteindre une valeur proche de la mobilité du dispositif standard
SiO2/Si

132
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

3.3.2. Courant ION , IOFF

Le courant de drain ION est relevé sur la figure (4.30) en fonction de l‟épaisseur du canal
contraint. Nous pouvons distinguer un accroissement important du courant Ion lorsqu‟on
augmente l‟épaisseur de la cap s-Si. En revanche, le point le plus critique sur le dispositif
nMOS à empilement high-k s-Si concerne le contrôle du courant de fuite IOFF. Les résultats
obtenus de la simulation montrent en effet que l‟accroissement de la couche de s-Si induit une
dégradation du courant de fuite IOFF (Figure 4.31). Donc, il faut trouver le meilleur
compromis entre IOFF et la mobilité pour obtenir un courant ION le plus élevé possible. Pour
nos transistors s-Si, on peut conclure que l‟épaisseur de s-Si très fine (3 nm) offre le meilleur
compromis.

Figure. 4.30 Variation du courant Ion en Figure. 4.31 Variation du courant de

fonction de l’épaisseur du canal de Si fuite IOFF en fonction de l’épaisseur du
contraint dans un nMOS à empilement de canal de Si contraint dans un nMOS à
grille métal/HfO2/s-Si empilement de grille métal/HfO2/s-Si

4. CONCLUSION

Ce dernier chapitre s‟est focalisé sur la simulation bidimensionnelle des architectures nMOS à
base de matériaux à forte permittivité (high-k qui va souvent de pair avec la grille métallique)
dans le but d‟évaluer leur aptitude à remplacer le traditionnel oxyde de Silicium (SiO2).
Dans un premier temps, nous nous sommes intéressés à l‟impact d‟une grille métallique sur
les caractéristiques électriques du composant MOS avec un diélectrique high-k. nous avons
pu démontrer, que la variation du travail de sortie du métal utilisé avait pour effet de modifier
la tension de seuil du dispositif.
Dans une deuxième étude, nous nous sommes penchés sur l‟étude du courant de fuite dans des
empilements de grille métal/high-k en HfO2. Pour cela, nous nous sommes intéressés à

133
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

l‟influence de la composition de la partie isolante du dispositif nMOS sur la réduction du

courant de fuite à travers l‟oxyde de grille. Nous avons en effet considérés deux cas, dans le
premier cas la couche de HfO2 est directement déposée sur le canal de Si, tandis que pour le
deuxième cas l‟oxyde de grille est constitué d‟une bicouche (une couche de SiO 2 interfaciale
égale 0.8nm plus une second couche de diélectrique HfO2). L‟objectif était de déterminer au
mieux, à partir des simulations numériques à différentes épaisseurs (EOT 1 jusqu‟à 1.4nm),
l‟effet d‟un matériau de forte permittivité, en HfO2 sur l‟amélioration du courant de grille de
type tunnel direct dans ces composants. Les résultats de la simulation sont comparés à la
référence qui considère un empilement de type (SiO2/Si). Ensuite, nous avons étudié l‟impact
du diélectrique high-k sur le transport dans le canal de conduction. Nous avons en particulier
noté une dégradation de la mobilité des électrons dans le canal Si des transistors MOS avec
un diélectrique high-k par rapport à un oxyde SiO2.
Finalement, dans la dernière étude, un bon moyen de contrecarrer la dégradation de mobilité
associée à l‟empilement métal/HfO2 est d‟utiliser des canaux de Silicium contraint en tension
bi-axiale tel que nous l‟avons montré au troisième chapitre. Les principales conclusions
concernant l‟épitaxie d‟un canal Si contraint (s-Si) sont les suivantes :
- Le canal de Si contraint est bénéfique pour l‟amélioration des performances du
dispositif nMOS à empilement métal/HfO2 notamment la mobilité des porteurs ainsi que
le courant de saturation Ion sont fortement améliorés par rapport à la référence HfO2/Si
- Si l‟augmentation de l‟épaisseur de la couche de s-Si sur le canal apparaît encore
plus bénéfique (en termes de gain en mobilité et de courant Ion). Elle est cependant
néfaste en terme de courant de fuite ION. Nous avons montré dans la dernière partie
qu‟une couche s-Si très fine (3nm) sur le canal est suffisante pour compenser la
dégradation de courant de fuite.

134
Chapitre IV Oxydes de grille High-k et transistors MOS à canaux contraints

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138
 Conclusion générale

CONCLUSION GÉNÉRALE

Face à la volonté de repousser les limites fondamentales de l‟intégration des circuits

CMOS de nouvelle génération et afin de contrer les phénomènes parasites induits par leurs
petites dimensions, tels que les fuites de grille, plusieurs solutions technologiques sont
envisagées parmi lesquelles, l‟utilisation de matériaux innovants pour l‟empilement de grille.
En effet, la substitution de l‟oxyde de grille SiO2 conventionnel par des matériaux de plus
forte permittivité "high-k " associé à une grille métallique permet de compenser, sous
certaines conditions ces phénomènes parasites. Ainsi, pour augmenter encore les
performances des dispositifs MOS, l‟introduction intentionnelle des contraintes mécaniques
au niveau du canal de conduction apparait comme une nouvelle source d‟amélioration des
propriétés de transport électronique. C‟est dans ce contexte que se situe l‟étude présentée
dans ce manuscrit.
L‟objectif majeur de ce travail de thèse était d‟explorer les différentes voies permettant
d‟améliorer à la fois les propriétés de transport électrique et les fuites de grille dans les
dispositifs MOS. En particulier, nous nous sommes intéressés à la simulation numérique des
transistors nMOS avec un empilement de grille high-k à base de HfO2 et un canal de
Silicium contraint en tension bi-axiale.
Dans le premier chapitre, après avoir présenté le principe de fonctionnement du transistor
nMOS, nous avons situé le contexte de notre étude en présentant la problématique de la
réduction des dimensions et identifiés les différents effets parasites qui, dégradent de plus en
plus les performances du dispositif MOS conventionnel. Enfin, nous avons exploré les
nouvelles solutions pour limiter les effets indésirables liés à la réduction d‟échelle, le choix
porté sur l‟introduction de nouveaux matériaux tels que le diélectrique à forte permittivité, et
le canal de Silicium contraint.
Le deuxième chapitre présente un état de l‟art sur les contraintes mécaniques en
microélectronique. Nous y abordons rapidement les effets néfastes des différentes contraintes
mécaniques que l‟on rencontre dans les films minces déposés, qui peuvent entrainer
l‟endommagement des structures réalisées, mais aussi l‟intérêt de la maitrise des contraintes
mécaniques dans l‟industrie des semi-conducteurs. Dans une deuxième partie, nous avons

139
 Conclusion générale

exploré l‟aspect théorique du Silicium contraint en tension bi-axiale: dans un premier temps
nous avons revu en détails l'ensemble des points théoriques et physique nécessaires à une
bonne compréhension de la structure de Silicium monocristallin. Puis, nous avons étendu
notre étude au Silicium contraint en tension bi-axiale qui constitue le centre de notre travail.
Enfin, nous avons présenté l‟approche des équations mathématiques utilisée pour la
modélisation d‟une contrainte en tension bi-axiale dans le canal de conduction. Pour cela
nous avons considéré les différentes relations qui existent entre la valeur de la concentration
en Germanium aux grandeurs physiques telles que les bandes d‟énergies, le paramètre de
maille, la constante diélectrique, et en particulier la mobilité de porteurs de charge.
Dans le troisième chapitre de cette thèse, nous nous sommes attachés à évaluer l‟impact
de l‟incorporation d‟un canal de Si contraint (s-Si) sur les performances du transistor nMOS,
notamment sur le courant de saturation ION et sur la mobilité de porteurs.
Grâce au développement d‟un code de simulation numérique basé sur la résolution des
équations de dérive diffusion par la méthode des différences finie « SIBIDIF », nous avons pu
étudier le transport électronique dans le transistor MOS conventionnel et à canal de Silicium
contraint. Cette approche intègre systématiquement les effets de la contrainte mécanique.

Dans un premier temps, nous avons exposés les résultats obtenus de la simulation numériques
sur des architectures MOS conventionnelles. Nous avons ainsi pu déterminer avec précision
les quantités physiques (champ électrique, densités de porteurs de charge, mobilité, potentiel)
qui permettront la compréhension des phénomènes mis en jeu. Ensuite, l‟influence des
conditions de polarisation sur la distribution de ces mêmes quantités physiques a été évaluée
afin de fournir des résultats sur les différents régimes de fonctionnement du composant.

Dans un second temps, nous avons adaptés notre code de calcul à la simulation des
dispositifs contraints. Nous avons ainsi pu évaluer et comparer les performances des
transistors MOS à canaux contraints à celle obtenues sur des dispositifs conventionnels, en
termes de mobilité et de courant de drain. Les calculs ont révélés des variations importantes
de la mobilité des électrons (et des trous) pour toutes les contraintes en tension appliquées.
Ainsi, une augmentation de la mobilité des électrons d‟un facteur de (=1.9) par rapport au
Silicium en cas d‟un pourcentage de Germanium égale 20% a été notée. De plus, les
performances statiques (courant-tension) sont fortement améliorées avec les canaux de Si
contraints en tension bi-axiales. En revanche, une diminution de la tension de seuil V T dans
les dispositifs contraints a été observée. Enfin, les résultats de la simulation issus de notre
code de calcul ont été comparés à ceux obtenus d‟un logiciel commercial " Suntaurus (ISE-
TCAD)". La concordance des résultats obtenus nous a permis de valider notre travail.

140
 Conclusion générale

Le dernier chapitre a été l‟occasion d‟analyser en détail le transport de manière générale,

mais aussi, plus spécifiquement à travers l‟empilement de grille High-k ultra mince (qui va
souvent de pair avec la grille métallique), afin précisément d‟évaluer l‟aptitude de l‟oxyde à
forte permittivité diélectrique à limiter les fuites de grille face à une réduction extrême de
l‟épaisseur de l‟oxyde de Silicium conventionnel.
Dans la première partie de ce chapitre, nous avons proposés une estimation de l‟impact d‟une
grille métallique sur les caractéristiques électriques du composant MOS. Nous avons montrés
par ailleurs que la variation du travail de sortie du métal utilisé avait pour effet de modifier la
tension de seuil du dispositif.
Dans un second temps, nous avons comparé la structure n MOS à empilement de grille high-k
en HfO2 à la référence (SiO2/Si) en termes de courant de fuite pour différentes épaisseurs
(EOT 1 jusqu‟à 1.4nm). Les résultats des simulations obtenues à partir du logiciel ATLAS
(SILVACO-TCAD) ont indiqués que l‟utilisation des diélectriques à grande constante
diélectrique permet de réduire considérablement le courant de fuite par effet tunnel grâce à
l‟augmentation de l‟épaisseur physique de l‟empilement. Ensuite, nous avons étudié l‟impact
de diélectrique high-k sur le transport dans le canal de conduction. Nous avons en particulier
noté une dégradation de la mobilité des électrons dans le canal Si des transistors MOS avec
un diélectrique high-k par rapport à un oxyde SiO2.
Finalement, dans la dernière partie de ce chapitre, nous avons présenté une architecture
nMOS à empilement de grille TIN/ HfO2 associant un canal de Silicium contraint. Cette
intégration a donc été l‟occasion d‟utiliser une grande partie des notions abordées jusqu‟ici.
Nous avons pu démontrer que le canal de Si contraint est bénéfique pour l‟amélioration des
performances du dispositif nMOS à empilement métal/HfO2 notamment en termes de gain en
mobilité et de courant de saturation ION. Ainsi, nous avons pu évaluer l‟impact de la réduction
de l‟épaisseur du canal de conduction (TSi) sur la tension de seuil du dispositif MOS et sur le
courant de fuite IOFF. Nous avons montré enfin qu‟une couche contrainte s-Si très fine (3nm) à
la limite supérieure du canal est suffisante pour compenser la dégradation du courant de fuite.

Pour conclure sur l‟ensemble du travail qui a été effectué au cours de cette thèse, nous
avons pu évaluer le potentiel de l‟association diélectrique high-k/canal de Silicium contraint
pour améliorer à la fois la mobilité des porteurs et le courant de fuite de grille par rapport à
des transistors MOS conventionnels (Poly-Si/SiO2/Si).
Cependant, de nombreux phénomènes physiques intervenant dans l‟interface oxyde de
grille/canal de Silicium contraint restent encore à étudier et à modéliser. Ainsi, l‟impact des

141
 Conclusion générale

défauts que peut avoir l‟interface entre le Silicium contraint et le pseudo substrat SiGe sur le
courant de fuite IOFF ou le rôle sans cesse croissant que jouent les défauts étendus à l‟interface
HfO2/Si sur les courants de fuites de grille, constituent autant de problèmes à prendre en
considération pour les futures améliorations des structures modernes.

142
 ANNEXES

ANNEXES

Annexe I : discrétisation des équations par la méthode des différences finies

1. Méthode de discrétisation par intégration
2. Equations discrètes des semi-conducteurs
2.1. Equation discrète de Poisson
2.2. Equation discrète de continuité des électrons
2.3. Equation discrète de continuité des trous

Annexe II: simulation électrique par ATLAS (SILVACO-TCAD)

1. Implémentation des modèles physiques
1.1. Modèles de la mobilité
1.1.1. Modèle de Lombardi CVT
1.1.2. Mobilité des empilements de grille high-k
1.1.2.1. Model de mobilité limitée par les interactions Coulombiennes à distance RCS
1.1.2.2. Model de mobilité limitée par les interactions de phonon à distance RPS
1.1.3. Model de mobilité du Silicium contraint
1.2. Modèle du courant tunnel direct (QTUNN)

2. Exemple de La simulation ELECTRIQUE sous ATLAS :

(Calcule de la mobilité des électrons dans le canal d‟un transistor MOSFET à empilement
de grille en HfO2 associant un canal contraint en tension bi-axiale)

143
 ANNEXES I

Annexe I
DISCRETISATION DES EQUATIONS PAR LA
METHODE DES DIFFERENCES FINIES

Dans ce travail de thèse, nous nous intéressons à un schéma différence finies pour le modèle
de dérive diffusion en deux dimensions. Commençons par rappeler ici le processus de
discrétisation sur une équation générale, avant d‟introduire les calculs pour les équations des
semi-conducteurs que nous considérons.

3. METHODE DE DISCRETISATION PAR

INTEGRATION

La méthode de différences finies nous fournira un ensemble fini de valeurs (m×n points), avec
n le nombre de points de maillage en x et m en y. chacun des m×n nœuds sera identifié par un
couple (i, j) des indices de l‟abscisse xi et de l‟ordonnée yj de celui-ci, ou bien par un indice
global k compris entre 1 et m×n. on notera alors fk la valeur de la fonction f en ce nœud k.
Entre k, i et j on a la relation suivante:

( ) (I.1)

Ou : n est le nombre de ligne x = xi

Associons au nœud k la région Rk (voir figure I-1) définie comme le domaine intérieur aux
droites :

( )
( )

( )
{ ( )

Figure. I-1. Définition du domaine d'intégration Ri,j pour le volume de la géométrie simulée

Soit à discrétiser au point k l‟équation générale suivante :

144
 ANNEXES I

[ ( ) ] [ ( ) ] ( )
(I.2)
Avec
U : la fonction recherchée,
P et f: des fonctions déterminées à priori.

L‟intégration de l‟équation (2) sur la région Rk donne :

∬ [ [ ( ) ] [ ( ) ]] ∬ ( ) (I.3)

Le second membre s‟évalue simplement :

∬ ( ) ( ) (I.4)

Pour évaluer le premier membre, on utilise la formule de green :

∬ [ ] ∫ (I.5)

Avec
étant la frontière de orientée positivement.

Le premier membre s‟écrit donc :

∬ [ [ ] [ ]] ∫ [ ] [ ] (I.6)

Soit encore :

∫ [ ] ∫ [ ] ∫ [ ] ∫ [ ]
(I.7)

En évaluant chacun des termes de I et en divisant les deux membres par ( ),

l‟équation discrète obtenue peut alors s‟écrire sous la forme:

( ) (I.8)

Avec :

145
 ANNEXES I

( )
( )( )

( )
( )( )

( )
( )( )

( )
( )( )

Il est à remarquer que les coefficients BK, HK ne dépendent que de l‟indice j, et GK, DK de
l‟indice i afin de réaliser de substantielles économies de stockage en mémoire.

4. EQUATIONS DISCRETES DES SEMI-CONDUCTEURS

En chaque point du maillage, on obtient par la méthode de discrétisation par intégrale trois
équations correspondants à l‟équation de Poisson et aux deux équations de continuité.

a. Equation discrète de poisson

Au point k on obtient l‟équation de Poisson discrète :

( ) ( ) (I.9)

Avec les coefficients :

Coefficients Dans le silicium Dans le SiGe

( )( ) ( )( )

( )( ) ( )( )

( )( ) ( )( )

146
 ANNEXES I

( )( ) ( )( )

L‟ensemble de ces équations sera noté : ⃗( ⃗ ⃗ ⃗ ) ⃗

b. Equation discrète de continuité des électrons

En combinant, les d'équations ((11,12) et (6,7) du chapitre III), on peut écrire en valeurs
normalisées les expressions pour les densités de porteurs libres des électrons et des trous
comme suit :

[ ]
,
[ ] (I.10)
D'où :
[ ]
(I.11)
[ ]
{

D'après la relation ( (32) du chapitre III) on peut écrire

[ ]
(I.12)

[ ]
{

( ( ) )
{ (I.13)
( ( ) )

On a
( )
{
( ) (I.14)
Alors
( ( ( ( ) )) )
{ (I.15)
( ( ( ) ))

147
 ANNEXES I

( ) * ( ( ) )+ (I.16)
{
( ) ( ( ) )

D'après, [SLatreche98], [Heydmann76], l'équation de continuité des électrons discrète est de

la forme suivante :

( ) (I.17)

Pour

(I.18)
{
( )
Et

( ) (I.19)
,
( )

En comparant les deux expressions (I.16) et (I.19), on peut multiplier tous les termes
par * ( ( ) )+. On obtient alors :

* ( ( ) )+
( )( ) ( )

* ( ( ) )+
( )( ) ( )

* ( ( ) )+
( )( ) ( )

* ( ( ) )+
( )( ) ( )

148
 ANNEXES I

On obtient ainsi un ensemble d'équations, qui sera noté : ⃗( ⃗ ⃗ ⃗ ) ⃗

c. Equation discrète de continuité des trous

Les mêmes considérations du paragraphe précédent, s‟appliquent également en cas des trous.
L'équation de continuité des trous discrétisée s‟écrit :

( ) (I.20)

Avec les coefficients seront multipliés par ( ( ) ):

( ( ) )
( )( ) ( )

( ( ) )
( )( ) ( )

( ( ) )
( )( ) ( )

( ( ) )
( )( ) ( )

L‟ensemble de ces équations sera noté : ⃗( ⃗ ⃗ ⃗ ) ⃗

Dans ce calcul, les valeurs des paramètres Eg , nC , nV, ΔEC, ΔEV dépendent de la région
considérée et donc de l'inhomogénéité des matériaux.

149
 ANNEXES II

Annexe II
SIMULATION ELECTRIQUE PAR ATLAS
(SILVACO-TCAD)

Nous avons réalisé des simulations numériques de transistors nMOSFET (conventionnels et à

matériaux innovant) en 2D sous l‟outil ATLAS (SILVACO-TCAD) qui est un simulateur de
dispositifs capable de prédire le comportement et les caractéristiques électriques de la plupart
des composants semi-conducteurs.

3. IMPLEMENTATION DES MODELES PHYSIQUES

Le simulateur ATLAS (SILVACO-TCAD) comprend une série de modèles physiques pour
évaluer le comportement électrique des dispositifs à semi-conducteurs. Le choix du modèle
dépend des matériaux utilisés pour la simulation. Commençons par rappeler ici les modèles
physiques utilisés dans la simulation électrique des transistors nMOS étudiés dans ce
manuscrit.

3.1. MODELES DE LA MOBILITE

Dans les composants MOS, les électrons et les trous sont accélérés par les champs électriques
(transversaux et longitudinaux), mais ils perdent leurs dynamiques à la suite de divers
processus de diffusion. Ces mécanismes comprennent des phonons, des ions d'impuretés dans
le substrat, des charges fixes dans l‟oxyde, et des charges stockées sur les états d‟interface.
Comme les effets de tous ces phénomènes microscopiques sont regroupés dans les mobilités
macroscopiques introduites par les équations de transport, ces mobilités sont alors fonctions
du champ électrique local, de la température de réseau, et de la concentration du dopage.

3.1.1. Modèle de Lombardi CVT

Dans cette étude nous avons utilisé le modèle de Lombardi (ref-ATLAS) (CVT) car il
comprend tous les mécanismes d'interaction dominant les porteurs de la couche d'inversion.
Ce modèle est donné par l‟équation suivante pour les électrons [ref Atlas]:

II-1

150
 ANNEXES II

La première composante, est la mobilité limitée par les interactions coulombiennes (due aux
charges à l'interface Si/SiO2 et aux impuretés ionisées (dopants)) :

( )
[ ] II-2
( ) ( )

Où TL est la température E est le champ électrique perpendiculaire, et N est la concentration

de dopage totale. E est 1V / cm, N1 est 1cm-3, et T1 est 1K.

La seconde composante, , est due aux rugosités de surface et est donnée par:

( ) ( )
II-3

La troisième composante de la mobilité, , est la mobilité limitée par les phonons. Cette
composante est donnée par:

[ ( ) ]
( )
( )

II-4
( )

Ici, N est la densité totale des impuretés et TL est la température en degrés Kelvin.

3.1.2. Mobilité des empilements de grille high-k

Un problème majeur avec la simulation des dispositifs MOS à empilement de grille high-k
consiste en la réduction de la mobilité observée dans de tels dispositifs. Les principales
contributions à cette réduction de la mobilité sont soupçonnées d'être dus à des interactions de
Coulomb à distance [ref Atlas] et des interactions des phonons à distance [ref Atlas].

3.1.2.1. Model de mobilité limitée par les interactions Coulombiennes à distance

RCS
Ce modèle est donné par l‟expression suivante [ref Atlas] :

* ( )+
( ) ( ) ( )
II-5

151
 ANNEXES II

Où N est la concentration de dopage, T est la température en K et Ns est la concentration des

électrons dans la couche d'inversion.

3.1.2.2. Model de mobilité limitée par les interactions de phonon à distance RPS
De même que le modèle de mobilité limité par les interactions Coulombienne à distance, le
modèle de mobilité limité par les interactions de phonon à distance RPS est proposé pour
décrire la réduction de la mobilité observée dans les dispositifs MOS à diélectriques de grille
high-k [ ref Atlas] comme suit :

( ) ( ) II-6

Où N est la concentration de dopage, est le champ perpendiculaire, et T est la température en

K.

3.1.3. Model de mobilité du Silicium contraint (EGLEY.N)

La génération de contrainte mécanique dans le canal de conduction du transistor MOS
provoque des changements dans la structure de bandes du Silicium contraint. Ces
changements ont pour effet de modifier la mobilité des porteurs de charges dans cette zone
active. Le modèle EGLEY.N d‟Atlas (equat.II-7) permet de prévoir la variation de la mobilité
des électrons dans le Si contraint [ref Atlas] :

⁄
{ ( )
[ ( ) ]} II-7
⁄

Avec :
()
( )
[∑ ] II-8

Et :

()
( ) II-9

Où :

()
est le décalage du bord de la bande de conduction.

Les paramètres , et sont les composantes diagonales du tenseur de déformation.

152
 ANNEXES II

On trouvera dans le Tableau II-1 une synthèse des valeurs des paramètres des modèles
physiques utilisés.

Tableau II-1: Paramètres physiques correspondants aux modèles physiques utilisés dans la
simulation ATLAS (SILVACO-TCAD)
MODELE DEFAUT UNITE
PARAMETRE

MOBILITE CVT ALPHN.CVT 0.680

BETAN.CVT 2.00
BN.CVT 4.75×107 cm2/(V·s)
CN.CVT 1.74×105 cm2/(V·s)
CRN.CVT 9.68×1016 cm-3
CSN.CVT 3.43×1020 cm-3
DELN.CVT 5.82×1014 cm2/(V·s)
DN.CVT 0.333
EN.CVT 1.0
FELN.CVT 1.0×1050
KN.CVT 2.0
GAMN.CVT 2.5
MU0N.CVT 52.2 cm2/(V·s)
MU1N.CVT 43.4 cm2/(V·s)
MUMAXN.CVT 1417.0 cm2/(V·s)
PCN.CVT 0.0 cm-3
TAUN.CVT 0.125

MOBILITE RPS MUN.RPS 216.9 cm2/(V·s)

ALPHAN.RPS -0.415
High-k (HfO2)
BETAN.RPS -0.898

MOBILITE RCS MUN.RCS 240.0 cm2/(V·s)

ALPHAN.RCS -0.3
High-k (HfO2)
BETAN.RCS 2.1
GAMMAN.RCS 0.4
DELTAN.RCS 0.035

MOBILITE ML 0.916
MT1 0.191
Si CONTRAINT
D.DEFPOT 1.1 eV
U.DEFPOT 10.5 eV

153
 ANNEXES II

3.2. MODELE DU COURANT TUNNEL DIRECT (QTUNN)

Pour les dispositifs fortement submicroniques, l'épaisseur des couches isolantes peut être très
faible. Par exemple, les oxydes de grille dans les dispositifs MOS peuvent atteindre des
épaisseurs nanométriques. Dans ce cas, les principales hypothèses de l'approximation Fowler-
Nordheim sont généralement invalides et on a besoin d'un modèle plus précis pour décrire le
courant tunnel direct. En effet, celui qu‟ATLAS utilise (QTUNN) est basé sur une formule,
qui a été introduit par Price et Radcliffe [ref Atlas]:

( )⁄
* +
√ ∫ ( ) , ( )⁄ - II-10
* +

Avec :
T(E) est la probabilité de transmission d'un électron à travers la barrière de potentiel formée
par la couche d'oxyde.
et sont les niveaux quasi-Fermi de chaque côté de la barrière (voir Figure II-1),
sont les masses effectives dans la direction latérale dans le semi-conducteur.

Figure. II-1. Profils typiques de la bande de conduction et de valence d’un transistor MOS.
La région droite représente le substrat, la région gauche représente la grille.

154
 ANNEXES II

4. Exemple de la simulation électrique sous ATLAS

(Calcule de la mobilité des électrons dans le canal d’un transistor

MOSFET à empilement de grille en HfO2 associant un canal
contraint en tension bi-axiale)

# (c) Silvaco
Inc., 2016

go atlas
#
mesh

x.mesh loc=-0.120 spac=0.025

x.mesh loc=-0.075 spac=0.025
x.mesh loc=-0.05 spac=0.010
x.mesh loc=0.05 spac=0.010
x.mesh loc=0.075 spac=0.025
x.mesh loc=0.120 spac=0.025

y.mesh loc=-0.2 spac=0.001

y.mesh loc=-0.0084 spac=0.0005
y.mesh loc=0.0 spac=0.0005
y.mesh loc=0.010 spac=0.0005
y.mesh loc=0.015 spac=0.0005
y.mesh loc=0.025 spac=0.0025
y.mesh loc=0.075 spac=0.0025
y.mesh loc=0.60 spac=0.02
y.mesh loc=1 spac=0.2

region number=1 x.min=-0.050 x.max=0.050 y.min=-0.0084 y.max=0.0 \

material=HfO2
region number=2 x.min=-0.120 x.max=-0.075 y.min=0.0 y.max=0.075 \
material=silicon
region number=3 x.min=-0.0750 x.max=-0.05 y.min=0.0 y.max=0.015 \
material=silicon
region number=4 x.min=-0.050 x.max=0.05 y.min=0.0 y.max=0.006 \
material=strained silicon
region number=5 x.min=0.050 x.max=0.075 y.min=0.0 y.max=0.015 \
material=silicon
region number=6 x.min=-0.0750 x.max=0.075 y.min=0.015 y.max=0.075 \
material=SiGe x.composition=0.2
region number=7 x.min=0.075 x.max=0.120 y.min=0.0 y.max=0.075 \
material=silicon
region number=8 x.min=-0.12 x.max=0.12 y.min=0.075 y.max=0.6 \
material=SiGe x.composition=0.2
region number=9 x.min=-0.12 x.max=0.12 y.min=0.6 y.max=1 \
material=silicon
region number=10 x.min=-0.O5 x.max=0.05 y.min=-0.2 y.max=-0.0084 \
material=TIN
region number=10 x.min=-0.120 x.max=-0.05 y.min=-0.2 y.max=0.0 \
material=oxide
region number=10 x.min=0.05 x.max=0.120 y.min=-0.2 y.max=0.0 \
material=oxide
region number=11 x.min=-0.05 x.max=0.05 y.min=0.006 y.max=0.015 \
material=SiGe x.composition=0.2

155
 ANNEXES II

electrode x.min=-0.05 x.max=0.05 y.min=-0.2 y.max=-0.0084 name=gate

electrode x.min=-0.120 x.max=-0.075 y.min=0.0 y.max=0.0 name=source
electrode x.min=0.075 x.max=0.120 y.min=0.0 y.max=0.0 name=drain
electrode bottom name=substrate

doping region=2 n.type concentration=1e20 uniform

doping region=3 n.type concentration=5e19 uniform
doping region=4 p.type concentration=1e17 uniform
doping region=5 n.type concentration=5e19 uniform
doping region=6 p.type concentration=1e17 uniform
doping region=7 n.type concentration=1e20 uniform
doping region=8 p.type concentration=3e16 uniform
doping region=9 p.type concentration=3e16 uniform
doping region=11 p.type concentration=1e18 uniform

contact name=gate TIN

#
# Optionally modify workfunction.
#contact name=gate highk.al on.HfO2
#
material material=Si taun0=1.e-7 taup0=1.e-7 \
taurel.ho=2.e-13 taumob.ho=2.e-13

material material=SiGe taun0=1.e-7 taup0=1.e-7 \

nv300=1.55e19 nc300=2.86e19 \
taurel.ho=2.e-13 taumob.ho=2.e-13

models conmob SHI EGLEY.N srh print

mobility rps.n mun0=5000 mun.rps=216.9 alphan.rps=-0.415 betan.rps=-0.898

#

method newton carriers=1 electron

#
solve init
solve
solve vdrain=0.001
#

# Here we probe the normal field and channel charge. These are
# used in the set file to help calculate effective channel mobility.
#
probe n.mob dir=0 x=0.02 y=0.001
probe x=0.02 y=0.001 dir=90 field
#
log outf=highkex01_4.log
solve vgate=0 vstep=0.05 name=gate vfinal=3.0
#

tonyplot highkex01_4.log -set highkex01.set

156
 Glossaire et abréviations

Glossaire et abréviations

A
ATLAS Simulateur électrique

B
Bulk Substrat

C
C (F/m²) Capacité
C (F/m²) Capacité mesurée en régime d‟accumulation
acc
C (F/m²) Capacité de déplétion
DEP
C (F/m²) Capacité mesurée en régime d‟inversion
inv
C (F/m²) Capacité d‟oxyde de grille
OX
CSE Effet de partage de charge – Charge Sharing Effect
CMOS Complementary MOS
CVD Dépôt chimique en phase vapeur – Chemical Vapor Deposition

D, Δ
DD Modele Derive-Diffusion
DIBL Diminution de la barière de potentiel du canal par polarisation
du drain – Drain Induced Barrier Lowering

E, ε
E (m) Epaisseur de la zone de désertion
dep
E , E (J) Niveau d‟énergie de la bande de conduction et de la bande de
C V
valence
E (J) Energie du niveau de Fermi
F
E (J) Energie du niveau de Fermi d‟un semi-conducteur intrinsèque
i
EOT (m) Epaisseur de diélectrique équivalente SiO
2
E ou ξ (V/cm) Champ électrique
Ec (V/cm) Champ critique
ETB Equation de Transport Boltzmann
ε (F/m) Permittivité
-12
ε (F/m) Permittivité électrique du vide ; ε =8,85 10 F/m
0
0

157
 Glossaire et abréviations

ε (F/m) Permittivité électrique du matériau à haute permivitté

highK
ε ,ε (F/m) Permittivité statique de l‟oxide ; ε =3,9 ε pour SiO , ε =k ε
OX OX OX 0 2 OX 0
pour un high-k
ε (F/m) Permittivité électrique du substrat
Si
ε (F/m) Permittivité électrique du SiO
SiO2 2

F, Φ
φ (J) Hauteur de barrière
φ (J) Hauteur de barrière de la jonction source/canal
d
φ (J) Différence d‟énergie entre le niveau de Fermi et le niveau
F
intrinsèque
φM (J) Travail de sortie de la grille
φMS (J) Différence de travail de sortie entre la grille et le canal
φS (J) Travail de sortie du semi-conducteur du canal
FET Transistor à effet de champ – Field Effect Transistor

G
gDS (S) Conductance du canal
gm (S) Transconductance

H
h Constante de Planck reduite
HP Dispositifs à haute performance – High Performance

I
ID (A/µm) Courant de drain du transistor
IDS (A/m) Courant entre la source et le drain du transistor
IOFF (A/m) Courant de drain à l‟état bloqué du transistor (VG=0 ; VD=VDD)
ION (A/m) Courant de drain à l‟état passant du transistor (VG=VD=VDD)
IC Circuit intégré – Integrated Circuit
Organisme définissant les spécifications à remplir pour les
dispositifs – International Technology Roadmap for Semiconductors

J
Jn Courant d‟electrons
Jp Courant de trous

K
-1 -1 -1 -23 -1
KB (ev.K .at ou J.K ) Constante de Boltzmann. KB=R.NA=1,380658.10 J.K

L
158
 Glossaire et abréviations

LG (m) Longueur de grille

LDD Lightly Doped Drain
LOP Dispositif opérant à faible puissance – Low Operating Power
LSTP Dispositifs à puissance statique basse – Low Standby Power

M, μ
μ Mobilité des porteurs dans le canal
μc Mobilité relative aux collisions coulombienne
μPh Mobilité relative aux collisions avec le réseau (phonons)
μsr Mobilité relative à la rugosité de surface
μeff Mobilité à champ faible
m* Masse effective
mt Masse transverse
ml Masse longitudinale
MOS Dispositif Métal/Oxyde/Semi-conducteur
MPU Puce de microprocesseur – Micro Processor Unit

N
n Densité d‟électrons
NB (at/cm )
3 Dopage du substrat

P
PS (W) Puissance statique

Q
q (C) -19
Charge de l‟électron ; q=1,6.10 C
QDEP (C.m )
-2 Densité de charges fixes ionisées (charge de déplétion)

QF (C.m )
-2 Charges fixes

QSS (C.m )
-2 Charges piégées à l‟interface

R, ρ
R (Ω) Résistance
ρ (Ω.m) Résistivité

S, σ
S Pente sous le seuil
SCE Effet de canal court – Short Channel Effect
STEM Microscope électronique en transmission à balayage – Scanning
Transmission Electron microscopy

159
 Glossaire et abréviations

STI Tranchée d‟isolation profonde – Shallow Trench Isolation

T, τ
TCAD Technology Computer Aided Design
tHighK (m) Epaisseur du matériau à haute permittivité
tSi (m) Epaisseur de silicium
TINV (nm) Epaisseur équivalente de la capacité du dispositif en inversion
TOX (nm) Epaisseur physique de l‟oxyde
τ (s) Temps de propagation intrinsèque dans le transsitor

V
V (V) Potentiel
VLSI Intégration à très grande échelle – Very Large Scale Integration
VD (V) Tension de drain
VDD (V) Tension d‟alimentation
VDSsat Tension Drain Source de saturation
VFB (V) Tension de bande plate
VG (V) Tension de grille
VOX (V) Chute de potentiel dans l‟oxyde
VT (V) Tension de seuil
vth Vitesse thermique

W, Ω
W (m) Largeur d‟un transistor

X
xj (m) Profondeur de jonction

160
 Production scientifique de l’auteur

Production scientifique de l’auteur

REVUES INTERNATIONNALES

[1] Bensegueni R., Latreche, S. "Numerical Method for a 2-D Drift Diffusion Model Arising in
Strained n Type MOSFET Device", PRAMANA journal of physics, Vol. 86, No. 6, pp. 1391–
1400, June 2016.

[2] Rachida. Bensegueni, Saida.Latreche "Solution of Drift Diffusion Equations using 2D Finite
Difference method: application to a strained MOSFET Device", Universal Journal of
Mathematics and Mathematical Sciences, Volume 4, Number 01, 2013, page 119-133. Pushpa
Publishing House, Allahabad, INDIA.

[3] Rachida Benseguni and Saida Latreche "On the Threshold Voltage Evolution for
Submicronic MOS Transistors ", African Physical Review (2008) 2 Special Issue
(Microelectronics): 0006 pp.13

[4] Rachida. Bensegueni, Saida.Latreche "Tunnelling current through ultra-thin Silicon Dioxide
in Submicronic MOS", Information & Communication Technologies: From Theory To
Applications - ICTTA‟06", 24-26 April,2006, Damascus, Syria, IEEE catalog Number
06EX1220, ISBN 0-7803-9521-2, Library of congress 2005933106.

CONFERANCES INTERNATIONNALES

[5] Rachida. Bensegueni, Saida. Latreche „„ On the threshold voltage evolution for submicron
MOS transistors, International Conference on Micro and Nano Technologies- ICMNT 06,
November 19-23, 2006, Tizi-Ouzou, ALGERIA.

161
 Production scientifique de l’auteur

[6] R. Bensegueni, S. Latreche " Tunneling Current through ultrathin Silicon Dioxide", MS2006,
Proceedings of the International Conference on Modeling and Simulation, 3-5 April 2006, Kuala
Lumpur, Malaysia, paper165.

[7] Rachida. Bensegueni, Saida.Latreche "Solution of Drift Diffusion Equations using 2D Finite
Difference method: application to a strained MOSFET Device", International Conference:
Mathematical Science and Applications ICMSA, November 29 - December 01, 2013, Abu Dhabi.

162
 Contribution à l’étude du transport électrique à travers
des oxydes très minces (<10nm) dans des structures MOS

Résumé
La réduction continue des dimensions des transistors MOS lors de ces dernières
années a permis une véritable révolution dans l‟industrie des semi-conducteurs. Cependant,
afin de perpétuer cette tendance, la miniaturisation des nMOS classiques n‟est plus suffisante
et le remplacement de certains des matériaux constituant ces dispositifs est une des solutions
actuellement envisagées pour y remédier. Dans ce contexte, les travaux présentés ici, portant
sur l‟étude des propriétés de transport des architectures nMOS cumulant deux nouvelles
options technologiques ; un diélectrique de forte permittivité comme isolant de grille à la
place du SiO2 et un canal de Silicium contraint en tension biaxiale.

En premier lieu, nous avons étudié l'influence de la contrainte en tension bi-axiale sur
les propriétés électriques des n-MOSFET en utilisant un code de calcul basé sur la
résolution numérique des équations de dérive diffusion. Les résultats de simulation obtenus
ont montré une amélioration significative de la mobilité des électrons dans le canal
d‟inversion ainsi qu‟une augmentation du courant de saturation de drain ID.

Dans un second temps, nous avons étudier l‟impact de l‟incorporation d‟un oxyde de
grille de forte permittivité (high-k) dans un empilement de grille sur l‟amélioration des fuites
à travers l‟oxyde. Les résultats des simulations obtenues à l'aide de l‟outil ATLAS du logiciel
SILVACO-TCAD ont indiqués que l‟utilisation des oxydes à grande constante diélectrique
permet de considérablement réduire le courant de fuite par effet tunnel grâce à l‟augmentation
de l‟épaisseur physique de l‟empilement. Nous avons cependant noté une dégradation de la
mobilité des électrons dans le canal Si des transistors MOS avec un diélectrique high-k à base
d‟hafnium HfO2 par rapport à un oxyde SiO2.

Finalement, La faisabilité et l‟intérêt d‟introduire un canal de Silicium contraint afin

de contrecarrer la dégradation de mobilité associée à l‟empilement métal/HfO2 sont ensuite
été discutés.

MOTS-CLES
Microélectronique, miniaturisation, MOSFET, Silicium contraint, diélectrique haute
permittivité, mobilité, courants de fuites, courant tunnel direct.
 ‫مساهمة ندراسة انىقم انكهربائي مه خالل أكاسيد رقيقة جدا‬
‫(<‪ 10‬واوىمتر) في هياكم ‪MOS‬‬

‫نقذ احذد انخخفٍض انًسخًز ألبعاد انخزاَشسخىر ‪ MOS‬فً انسُىاث األخٍزة ثىرة فً طُاعت أشباِ انًىطالث‪ .‬نكٍ‪،‬‬
‫نًىاطهت هذا االحجاِ‪ ،‬فاٌ حظغٍز انخزَشسخىر ‪ NMOS‬انخقهٍذي نى ٌعذ كافٍا‪ ،‬ونهذا فاٌ اسخبذال بعض انًىاد يٍ‬
‫األجهشة هى أحذ انحهىل انخً ٌجزي انُظز فٍها نًعانجت هذِ انًشكهت‪ .‬فً هذا انسٍاق‪ ،‬االعًال انًقذيت هُا‪ ،‬حقىو عهى‬
‫دراست خظائض انخُقالث االنكخزوٍَت نألبٍُت ‪ NMOS‬حجًع بٍٍ خٍارٌٍ حكُىنىجٍٍٍ جذٌذٌٍ‪ :‬عاسل دو انسًاحٍت‬
‫انعانٍت بذال يٍ ‪ SiO2‬وقُاة انسهٍسٍىو انًخىحزة ثُائٍت انًحىر‪.‬‬

‫أوال‪ ،‬قًُا بذراست حأثٍز انسهٍسٍىو انًخىحزة ثُائٍت انًحىر عهى انخىاص انكهزبائٍت نم ‪ MOSFET‬باسخخذاو بزَايج‬
‫انحاسىب نحم انًعادالث انخفاضهٍت انثالثت األساسٍت نهذِ االجهشة فً يعهى ثُائً االحجاِ‪ .‬و قذ أظهزث َخائج انًحاكاة‬
‫ححسُا كبٍزا فً انخُقم اإلنكخزوًَ فً انقُاة و اٌضا سٌادة فً انخٍار انكهزبائً‪.‬‬

‫ثاٍَا‪ ،‬حًج دراست حأثٍز انعاسل دو يعايم انسًاحٍت انعانً ‪ .‬وقذ أظهزث َخائج انخً حى اسخخزاجها يٍ انًحاكاة انزقًٍت‬
‫نهبزَايج ‪ SILVACO-TCAD‬اٌ االكاسٍذ عانٍت انسًاحٍت حقهم بشكم يهحىظ يٍ‬ ‫باسخخذاو أداة ‪ATLAS‬‬
‫انخسزباث‪ .‬و نكٍ فً َفس انىقج الحظُا اٌ هذِ االخٍزة حعًم عهى اَقاص انخُقم االنكخزوًَ فً انقُاة بانًقارَت يع‬
‫اكسٍذ ‪SiO2‬‬

‫وفً األخٍز‪ ،‬فقذ حًج يُاقشت ضزورة إدخال قُاة انسهٍسٍىو انًخىحزة ثُائٍت انًحىر نًىاجهت انخذهىر فً انخُقم‬
‫االنكخزوًَ انًزحبطت باألكاسٍذ عانٍت انسًاحٍت‪.‬‬

‫انكهمات اندانة‬
‫االنكتروويات اندقيقة‪ ،‬انتصغير‪ ،MOSFET ،‬انسيهيكىن انمتىترة ثىائية انمحىر ‪ ،‬انعازل عاني انسماحية‪ ،‬انتىقم‬
‫االنكترووي‪ ،‬انتسربات‪ ،‬تيار تىوال‬
 Contribution to the study of electrical transport
through very thin oxides (<10 nm) in MOS
structures

Abstract
The continuous down-scaling of MOS transistors dimensions over the last years
allowed a significant revolution in the semiconductor industry. However, in order to maintain
this trend, shrinking of conventional n MOS dimensions is no more sufficient enough and
replacement of some transistor materials is one of the alternative ways currently under study
to solve this issue. In this context, the work presented here, on the study of the transport
properties of the nMOS architectures combining both new technology options; a high-k gate
dielectric in place of the SiO2 and a biaxialy tensile strained channel.

Firstly, the influence of biaxial tensile strain on the electrical properties of the n-MOS
transistor has been investigated using a numerical solution of drift diffusion partial equations.
The simulation results showed a significant improvement in electrons mobility and an
increase in current ID (VD).

Then, we study the impact of the incorporation of a high-k gate stack on improving
leakage through the oxide. The calculation results obtained from the ATLAS (SILVACO-
TCAD) simulator have shown that the use of high dielectric constant oxides significantly
reduces the tunneling leakage current through increased physical thickness of the stack.
However, we noted a decrease of the electron mobility in the channel If MOS transistors with
a high-k dielectric HfO2 hafnium relative to SiO2

Finally, the feasibility and interest to introduce a strained silicon channel to counteract
the degradation of mobility associated with stacking metal / HfO2 are then discussed.

KEY WORDS
Microelectronic, down-scaling, MOSFET, strained Si channel, high-k dielectric, mobility,
gate leakage currents, direct tunneling current.