LE MICRO CONTROLEUR

MOTOROLA

68HC11

P. LECARDONNEL
P. LETENNEUR
GRANVILLE - 2002
 LE MICRO CONTROLEUR MC68HC811E2

SOMMAIRE

1) CARACTÉRISTIQUES DU MICRO CONTROLEUR ..................................................................................4

2) ORGANISATION INTERNE.........................................................................................................................4

3) CONFIGURATION DU µC. ..........................................................................................................................5

3.1) QUATRE CONFIGURATIONS POSSIBLES. ..............................................................................................5
3.2) CONFIGURATION MEMOIRE EN FONCTION DES MODES. ......................................................................5
4) LES MODES DE FONCTIONNEMENT DU µC. ..........................................................................................6
4.1) LE MODE RUN. ......................................................................................................................................6
4.2) LE MODE STOP. ....................................................................................................................................6
4.3) LE MODE WAIT. .....................................................................................................................................6
5) LES BROCHES DU µC................................................................................................................................7
5.1) RESET. ..................................................................................................................................................7
5.2) OSCILLATEUR : OSC1 ET OSC2 OU EXTAL ET XTAL..........................................................................8
5.3) ALIMENTATION : VDD ET VSS...............................................................................................................8
5.4) INTERRUPTIONS : IRQ ET XIRQ............................................................................................................9
5.5) REFERENCE DE TENSION : VREFL ET VREFH.....................................................................................9
6) L'UNITÉ CENTRALE. ............................................................................................................................... 10
6.1) ORGANISATION....................................................................................................................................10
7) JEU D'INSTRUCTIONS. ........................................................................................................................... 11

8) LES MODES D’ADRESSAGE.................................................................................................................. 17

8.1) ADRESSAGE INHERENT OU IMPLICITE ................................................................................................17
8.2) ADRESSAGE IMMEDIAT........................................................................................................................17
8.3) ADRESSAGES DIRECT ET ETENDU......................................................................................................17
8.4) ADRESSAGE RELATIF. .........................................................................................................................17
8.5) ADRESSAGE INDEXE............................................................................................................................18
8.6) MANIPULATION DE BITS.......................................................................................................................18
8.6.1) Forçage de bits............................................................................................................................................. 18
8.6.2) Test de bits.................................................................................................................................................... 19
9) LES PORTS D'ENTREES SORTIES........................................................................................................ 20

10) LE CONVERTISSEUR ANALOGIQUE NUMERIQUE. .......................................................................... 21

10.1) ORGANISATION INTERNE. .................................................................................................................21
10.2) FONCTIONNEMENT DU CONVERTISSEUR. ........................................................................................22
10.3) CYCLE DE FONCTIONNEMENT...........................................................................................................23
10.4) REGISTRES. .......................................................................................................................................24
10.4.1) Le registre OPTION. .................................................................................................................................. 24
10.4.2) Le registre ADCTL. .................................................................................................................................... 24
10.4.3) Les registres ADR1, ADR2, ADR3 et ADR4............................................................................................... 24

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11) LA LIAISON SERIE SPI (SERIAL PERIPHERAL INTERFACE)........................................................... 25

11.1) CARACTERISTIQUES..........................................................................................................................25
11.2) LE BUS. ..............................................................................................................................................25
11.3) PRINCIPE DE FONCTIONNEMENT. .....................................................................................................26
11.4) ORGANISATION UTILISANT UN MAITRE ET PLUSIEURS ESCLAVES...................................................26
11.5) ORGANISATION INTERNE. .................................................................................................................27
11.5.1) Le registre de contrôle SPCR (Serial Peripheral Control Register). ......................................................... 28
11.5.2) Le registre d'état SPSR (Serial Peripheral Status Register). ..................................................................... 29
11.5.3) Le registre de données SPDR (Serial Peripheral Data Register). ............................................................. 29
12) LA LIAISON SERIE SCI (SERIAL COMMUNICATION INTERFACE). ................................................. 30
12.1) LE REGISTRE SCDR . ........................................................................................................................31
12.2) LE REGISTRE BAUD . ........................................................................................................................31
12.3) LE REGISTRE DE CONTROLE SCCR1 (SERIAL COMMUNICATION CONTROL REGISTER 1).............32
12.4) LE REGISTRE DE CONTROLE SCCR2 (SERIAL COMMUNICATION CONTROL REGISTER 2).............32
12.5 ) LE REGISTRE SCSR (SERIAL COMMUNICATION STATUS REGISTER).............................................34
13) LE TIMER (TEMPORISATEUR). ............................................................................................................ 35
13.1) LE REGISTRE FREE RUNNING COUNTER TCNT. ..............................................................................36
13.2) LES REGISTRES TIMER OUTPUT COMPARE TOCX (X = 1, 2, 3, 4 OU 5). ........................................36
13.3) LES REGISTRES TIMER INPUT COMPARE TICX (X = 1, 2, 3 OU 4). .................................................36
13.4) LE REGISTRE TIMER CONTROL 2 : TCTL2........................................................................................37
13.5) LE REGISTRE CONTROL FORCE OUTPUT COMPARE : CFORC. ......................................................37
13.6) LE REGISTRE OUTPUT COMPARE 1 MASK : OC1M. .........................................................................37
13.7) LE REGISTRE OUTPUT COMPARE 1 DATA : OC1D...........................................................................37
13.8) LE REGISTRE TIMER CONTROL 1 : TCTL1........................................................................................38
13.9) LE REGISTRE TIMER MASK 1 : TMSK1. ............................................................................................38
13.10) LE REGISTRE TIMER FLAG 1 : TFLG1. ............................................................................................38
13.11) LE REGISTRE TIMER MASK 2 : TMSK2............................................................................................39
13.12) LE REGISTRE TIMER FLAG 2 : TFLG2. ............................................................................................39
14) LES INTERRUPTIONS. .......................................................................................................................... 40
14.1) LES SOURCES D'INTERRUPTIONS. ....................................................................................................40
14.2) DEROULEMENT D'UNE INTERRUPTION..............................................................................................41
14.3) L'INTERRUPTION DEFAUT D’HORLOGE. ............................................................................................41
14.4) L'INTERRUPTION COP : COMPUTER OPERATING PROPERLY..........................................................41
14.5) L'INTERRUPTION ILLEGAL OPCODE. .................................................................................................41
14.6) L'INTERRUPTION EXTERNE XIRQ......................................................................................................41
14.7) L'INTERRUPTION EXTERNE IRQ. .......................................................................................................41
14.8) L'INTERRUPTION RTI. .......................................................................................................................42
14.9) LES INTERRUPTIONS TIMER. ............................................................................................................42
14.10) L'INTERRUPTION SCI.......................................................................................................................42
14.11) L'INTERRUPTION SPI. ......................................................................................................................42
14.12) VECTEURS DES DIFFERENTES INTERRUPTIONS. ...........................................................................43
15) LISTE DE TOUS LES REGISTRES. ...................................................................................................... 44

16) CARACTERISTIQUES MECANIQUES.................................................................................................. 45

17) REFERENCES. ....................................................................................................................................... 46

18) FAMILLE HC11....................................................................................................................................... 47

19) BIBLIOGRAPHIE.................................................................................................................................... 47

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1) CARACTÉRISTIQUES DU MICRO CONTROLEUR

Le micro contrôleur MC68HC811E2 de technologie HCMOS appartient à la famille des 68HC11, le 8

signifie que c'est une version EEPROM, C le type et 2 la taille mémoire 2koctets.
Caractéristiques :
• Un oscillateur intégré.
• Une mémoire vive de 256 octets.
• Une mémoire morte EEPROM de 2048 octets.
• Chien de garde.
• Surveillance d'horloge.
• 38 Entrées et sorties : (16 entrées / sorties, 11 entrées et 11 sorties)
• Temporisateur 16 bits : ( 3 entrées de capture, 4 sorties de comparaison et une entrée de capture
ou une sortie de comparaison PA3 (Sélection par logiciel).
• Interruption temps réel.
• Compteur d'événement 8 bits.
• Convertisseur analogique numérique 8 bits avec 8 entrées multiplexées.
• Une interface de communication série asynchrone. (SCI) Serial Communication Interface.
• Une interface de communication série synchrone. (SPI) Serial Peripheral Interface.
• Plusieurs modes de fonctionnement faible consommation.
• Une seule tension d'alimentation 3,3v ou 5V.
• Conservation des informations en mémoire vive jusqu'à 2V.

2) ORGANISATION INTERNE.
MODA/ MODB/
LIR VSTBY XTAL EXTAL E IRQ XIRQ/VPPE* RESET

OSC
INTERRUPT
MODE CONTROL
LOGIC ROM OR EPROM
CLOCK LOGIC
(SEE TABLE)
PERIODIC INTERRUPT

TIMER
COP

EEPROM
SYSTEM
M68HC11 CPU (SEE TABLE)

RAM
PULSE ACCUMULATOR

(SEE TABLE)

BUS EXPANSION SERIAL SERIAL

ADDRESS/DATA
R/W

ADDRESS PERIPHERAL COMMUNICATION VDD

AS

INTERFACE INTERFACE VSS

SPI SCI
OC5/IC4/OC1

STROBE AND HANDSHAKE VRH

STRB
STRA

MISO
MOSI
OC2
OC3
OC4

SCK

RxD
TxD
PAI

IC1
IC2
IC3

PARALLEL I/O VRL

SS

A/D CONVERTER

CONTROL CONTROL

PORT A PORT B PORT C PORT D PORT E

PC7/ADDR7/DATA7
PC6/ADDR6/DATA6
PC5/ADDR5/DATA5
PC4/ADDR4/DATA4
PC3/ADDR3/DATA3
PC2/ADDR2/DATA2
PC1/ADDR1/DATA1
PC0/ADDR0/DATA0
PA3/OC5/IC4/OC1
PA6/OC2/OC1
PA5/OC3/OC1
PA4/OC4/OC1

PB7/ADDR15
PB6/ADDR14
PB5/ADDR13
PB4/ADDR12
PB3/ADDR11
PB2/ADDR10
PB1/ADDR9
PB0/ADDR8

STRB/R/W

PD3/MOSI
PD2/MISO
STRA/AS

PD4/SCK

PE7/AN7
PE6/AN6
PE5/AN5
PE4/AN4
PE3/AN3
PE2/AN2
PE1/AN1
PE0/AN0
PA7/PAI

PD1/TxD
PD0/RxD
PA2/IC1
PA1/IC2
PA0/IC3

PD5/SS

DEVICE RAM ROM EPROM EEPROM

MC68HC11E0 512 — — —
MC68HC11E1 512 — — 512
MC68HC11E8 512 12K — —
MC68HC11E9 512 12K — 512
MC68HC711E9 512 — 12K 512
MC68HC11E20 768 20K — 512
MC68HC711E20 768 — 20K 512
* VPPEAPPLIES ONLY TO DEVICES WITH EPROM/OTPROM. MC68HC811E2 256 — — 2048

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3) CONFIGURATION DU µC.

3.1) Quatre configurations possibles.

La configuration du µC est définie par les broches MODA et MODB.

MODA et MODB déterminent l'une des quatre configurations suivantes :

MODB MODA Configuration

1 0 CIRCUIT SEUL (Mode micro contrôleur)
1 1 ÉTENDU (Mode micro processeur).
0 0 BOOTSTRAP (Mode autonome programme en RAM,
dialogue avec un PC via un logiciel du type PCBUG11, …)
0 1 TEST (Test en usine : ne pas utiliser, car on peut détruire
certaine fonctionnalités du HC11)

Le µC est principalement utilisé en configuration CIRCUIT SEUL, ou MONOCHIP, ou encore

SINGLECHIP. La configuration ÉTENDU permet entre autre d'augmenter la capacité mémoire du circuit ou
de s'interfacer avec d'autres circuits programmables.
Seule la configuration MONOCHIP sera étudiée dans la suite du polycopié.

3.2) Configuration mémoire en fonction des modes.

$0000 0000
256 BYTES RAM
EXT EXT 00FF

$1000 1000
64-BYTE REGISTER BLOCK
103F

EXT EXT
BOOT BFC0 SPECIAL MODES
BF00
ROM INTERRUPT
VECTORS
BFFF BFFF

2048 BYTES EEPROM

$F800 F800
FFC0 NORMAL
MODES
INTERRUPT
$FFFF FFFF FFFF VECTORS
SINGLE EXPANDED BOOTSTRAP SPECIAL
CHIP TEST

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4) LES MODES DE FONCTIONNEMENT DU µC.

Le µC peut fonctionner sous trois modes:

- RUN : NORMAL.
- STOP : ARRET.
- WAIT : ATTENTE.

4.1) Le mode RUN.

Fonctionnement normal, c'est à dire que toutes les structures internes sont opérationnelles (SPI,
SCI, COP et TIMER).

4.2) Le mode STOP.

Il est déclenché par l'instruction STOP, il met le µC à l'arrêt, c'est à dire que toutes les structures
internes (CAN, SPI, SCI, COP et TIMER) ne sont plus opérationnelles et de plus l'oscillateur interne est
arrêté.
Le µC est en mode très faible consommation (quelques µA).
Le µC peut sortir de ce mode par :
- Un RESET externe.
- Une interruption IRQ ou XIRQ.

4.3) Le mode WAIT.

Il est déclenché par l'instruction WAIT, il met le µC à l'arrêt. Le µC peut sortir de ce mode par une
interruption (non masquée).

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5) LES BROCHES DU µC.

5.1) RESET.
Cette broche est bidirectionnelle, elle sert à initialiser le µC mais peut servir à initialiser des circuits
périphériques lors de RESETs déclenchés par le chien de garde.

Le µC dispose de trois sources de RESET :

• POR.
• EXTERNAL RESET.
• COP.

POR: (POWER ON RESET) Mise sous tension.

A la mise sous tension du µC un front montant sur RESET déclenche l'initialisation du µC. Le temps
nécessaire est de 4064 cycles machine.
De plus, pour éviter des problèmes internes sur la mémoire EEPROM et sur les registres de même
technologie, il faut que la broche RESET soit maintenue au niveau bas tant que la tension
d'alimentation n'a pas atteint sa valeur nominale. Pour cela on utilise des circuits spécialisés de
supervision d'alimentation (Exemple MC34064).

EXTERNAL RESET. Remise à zéro extérieure. Il faut appliquer un niveau bas sur l'entrée RESET
pendant au moins 8 cycles machine pour que l'Initialisation soit prise en compte.

COP: (COMPUTER OPERATING PROPERLY): Chien de garde.

Si le COP arrive à la fin du temps de garde sans avoir été rafraîchi alors il y a initialisation du µC,
pour plus de détail voir le paragraphe sur le chien de garde.

Schéma structurel du câblage de la broche RESET.

VDD VDD
VDD

2 4.7 k
IN
MANUAL 4.7 k 1
RESET TO RESET
RESET SWITCH
MC34064 OF M68HC11
4.7 k
GND
1.0 µF 2 3
[3]
IN
1
RESET
MC34164
GND
3

État du µC au RESET :

- Les masques d'interruptions, les structures internes (SPI, SCI, COP et TIMER) sont bloquées et
les bits I et X du CCR sont à 1, ce qui bloque la prise en compte de toutes les interruptions.

- Le compteur programme PC est chargé avec la valeur du vecteur de RESET($FFFE et $FFFF) et

l'exécution des premières instructions peut commencer.

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5.2) Oscillateur : OSC1 et OSC2 ou EXTAL et XTAL.

Ces broches permettent de faire fonctionner l’oscillateur interne du HC11.

STOP STOP

M68HC11 M68HC11
EXTAL XTAL EXTAL XTAL
Rf 10 M R 10M
f

XTAL

R
C1 C2 S
22pF 22pF XTAL

C1 C2
22pF 22pF

High-Frequency Crystal Connections Low-Frequency Crystal Connections

Remarque : Le µC intègre en interne un diviseur par 4. Si la fréquence du QUARTZ est de 8MHz

la fréquence du bus interne sera de 2MHz, en conséquence un cycle machine durera 0,5µS.

La fréquence MAX est de 2.1MHz pour le µC.

La fréquence MIN est le continu.

Remarque : La consommation du circuit sera d'autant plus faible que la fréquence sera petite, cela
peut être intéressant pour des applications de faible consommation (alimentation autonome).

Implantation souhaitable du circuit d’horloge :

CRYSTAL

C2 C1
PIN 7
Rf EXTAL

PIN 8
XTAL
M68HC11
MCU

Crystal Layout Example

5.3) Alimentation : VDD et VSS.

Ce sont les broches d'alimentation du circuit. Les tensions qui peuvent être appliquées sont 3,3V ou
5V(+/-0.5V) et l'intensité du courant consommé peut aller de 100µA à 100mA.
La consommation du µC sera fonction de :
- La tension d'alimentation.
- La fréquence interne.
- Le mode de fonctionnement.
De plus ces bornes doivent être découplées par deux condensateurs :
- 1µF électrolytique.

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- 10nF céramique.

5.4) Interruptions : IRQ et XIRQ.

Ces broches sont des entrées d'interruptions externes, elles servent à répondre à des événements
extérieurs asynchrones (on ne peut prévoir le moment de l'événement). Ces broches doivent être
maintenues à un niveau haut par l'intermédiaire de résistances de 4.7 kΩ pour ne pas déclencher
d’interruptions imprévues, cela permet aussi de relier plusieurs sources d'interruptions sur une même ligne
(OU CABLE).

5.5) Référence de tension : VREFL et VREFH

Ce sont les entrées de référence de tension du convertisseur A/N. Si la tension d'alimentation est
correctement stabilisée, on peut utiliser le montage ci-dessous.

V
DD
1K
TO V REFH
OF M68HC11

1 00 nF
TO V REFL
OF M68HC11

Low-Pass Filter for A/D Reference Pins

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6) L'UNITÉ CENTRALE.

6.1) Organisation.

7 A 0 7 B 0 8-BIT ACCUMULATORS A & B

15 D 0 OR 16-BIT DOUBLE ACCUMULATOR D

IX INDEX REGISTER X

IY INDEX REGISTER Y

SP STACK POINTER

PC PROGRAM COUNTER

S X H I N Z V C CONDITION CODES

CARRY/BORROW FROM MSB

OVERFLOW
ZERO
NEGATIVE
I-INTERRUPT MASK
HALF CARRY (FROM BIT 3)
X-INTERRUPT MASK

STOP DISABLE
Elle est composée de :

- Deux accumulateurs 8 bits A et B qui peuvent se concaténer pour former un registre 16 bits D (A est l’octet
de poids fort).

- Deux registres d'index 16 bits X et Y.

- Un registre de PILE 16 bits SP.

- Le compteur ordinal 16 bits PC.

- Un registre d'état 8 bits CCR.

b7 b6 b5 b4 b3 b2 b1 b0
CCR S X H I N Z V C

• S: Interdiction du mode STOP.

• X: Masque d'interruption associée à la broche XIRQ.
• H: Demi retenue.
• I: Masque d'interruption associée à la broche IRQ.
• N: Négatif.
• Z: Zéro.
• V: Débordement
• C: Retenue.

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7) JEU D'INSTRUCTIONS.

OPERATIONS ARITHMETIQUES
additions ADD ABA ABX ABY ADCA ADCB ADDA ADDB ADDD
soustractions SUBTRACT SBA SBCA SBCB SUBA SUBB SUBD
comparaisons COMPARE CBA CMPA CMPB CPD CPX CPY
incrémentations INCREMENT INC INCA INCB INS INX INY
décrémentations DECREMENT DEC DECA DECB DES DEX DEY
négations (opposé) NEGATION NEG NEGA NEGB
multiplication-divisions MUL FDIV IDIV
ajustement décimal DAA

OPERATIONS LOGIQUES
et AND ANDA ANDB
ou OR ORAA ORAB
ou exclusif EXCLUSIVE OR EORA EORB
complémentations COMPLEMENT COM COMA COMB
décalages ARITHMETIC SHIFT ASL ASLA ASLB ASLD ASR ASRA ASRB
LOGICAL SHIFT LSL LSLA LSLB LSLD LSR LSRA LSRB LSRD
rotations ROTATE ROL ROLA ROLB ROR RORA RORB
mise à 0 CLEAR CLR CLRA CLRB
tests BIT TEST BITA BITB TST TSTA TSTB

TRANSFERTS DE DONNEES
chargements de registres LOAD LDAA LDAB LDD LDS LDX LDY
stockages de registres STORE STAA STAB STD STS STX STY
transferts de registres TRANSFER TAB TBA TPA TAP TSX TSY TXS TYS
échange de registres EXCHANGE XGDX XGDY
sauvegardes dans la pile PUSH PSHA PSHB PSHX PSHY
restitution à partir de la pile PULL PULA PULB PULX PULY

MANIPULATIONS DE BITS
forçage de bits BIT CLEAR BCLR
BIT SET BSET
tests de bits BRANCH IF BIT CLEAR BRCLR
BRANCH IF BIT SET
BRSET
contrôle des bits du CCR CLEAR / SET CLC CLI CLV SEC SEI SEV

TESTS ET BRANCHEMENTS
BRANCH IF BCC BCS BVC BVS BEQ BNE BMI BPL
BGT BLE BGE BLT BHI BLS BHS BLO

DIVERS
BSR JSR JMP BRA BRN RTS RTI
NOP STOP SWI TEST WAI

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Mnémonique Opération Description Mode Instruction Registre Code Condition

adressage Opcode Operand Cycles S X H I N Z V C
ABA Add Accumulators A+B⇒A INH 1B — 2 — — ∆ — ∆ ∆ ∆ ∆
ABX Add B to X IX + (00 : B) ⇒ IX INH 3A — 3 — — — — — — — —
ABY Add B to Y IY + (00 : B) ⇒ IY INH 18 3A — 4 — — — — — — — —
ADCA (opr) Add with Carry to A A+M+C⇒A A IMM 89 ii 2 — — ∆ — ∆ ∆ ∆ ∆
A DIR 99 dd 3
A EXT B9 hh ll 4
A IND,X A9 ff 4
A IND,Y 18 A9 ff 5
ADCB (opr) Add with Carry to B B+M+C⇒B B IMM C9 ii 2 — — ∆ — ∆ ∆ ∆ ∆
B DIR D9 dd 3
B EXT F9 hh ll 4
B IND,X E9 ff 4
B IND,Y 18 E9 ff 5
ADDA (opr) Add Memory to A A+M⇒A A IMM 8B ii 2 — — ∆ — ∆ ∆ ∆ ∆
A DIR 9B dd 3
A EXT BB hh ll 4
A IND,X AB ff 4
A IND,Y 18 AB ff 5
ADDB (opr) Add Memory to B B+M⇒B B IMM CB ii 2 — — ∆ — ∆ ∆ ∆ ∆
B DIR DB dd 3
B EXT FB hh ll 4
B IND,X EB ff 4
B IND,Y 18 EB ff 5

ADDD (opr) Add 16-Bit to D D + (M : M + 1) ⇒ D IMM C3 jj kk 4 — — — — ∆ ∆ ∆ ∆

DIR D3 dd 5
EXT F3 hh ll 6
IND,X E3 ff 6
IND,Y 18 E3 ff 7

ANDA (opr) AND A with Memory A•M⇒A A IMM 84 ii 2 — — — — ∆ ∆ 0 —

A DIR 94 dd 3
A EXT B4 hh ll 4
A IND,X A4 ff 4
A IND,Y 18 A4 ff 5

ANDB (opr) AND B with Memory B•M⇒B B IMM C4 ii 2 — — — — ∆ ∆ 0 —

B DIR D4 dd 3
B EXT F4 hh ll 4
B IND,X E4 ff 4
B IND,Y 18 E4 ff 5

ASL (opr) Arithmetic Shift Left C b7 b0

EXT 78 hh ll 6 — — — — ∆ ∆ ∆ ∆
0
IND,X 68 ff 6
IND,Y 18 68 ff 7
ASLA Arithmetic Shift Left A C b7 b0
A INH 48 — 2 — — — — ∆ ∆ ∆ ∆
0

ASLB Arithmetic Shift Left B C b7 b0

B INH 58 — 2 — — — — ∆ ∆ ∆ ∆
0

ASLD Arithmetic Shift Left D C b7 b0 b7 b0

0
INH 05 — 3 — — — — ∆ ∆ ∆ ∆
.. .. .. ..
A B

ASR Arithmetic Shift Right b7 b0 C EXT 77 hh ll 6 — — — — ∆ ∆ ∆ ∆

IND,X 67 ff 6
IND,Y 18 67 ff 7
ASRA Arithmetic Shift Right A b7 b0 C A INH 47 — 2 — — — — ∆ ∆ ∆ ∆

ASRB Arithmetic Shift Right B b7 b0 C B INH 57 — 2 — — — — ∆ ∆ ∆ ∆

BCC (rel) Branch if Carry Clear ?C=0 REL 24 rr 3 — — — — — — — —

BCLR (opr) Clear Bit(s) M • (mm) ⇒ M DIR 15 dd mm 6 — — — — ∆ ∆ 0 —
(msk) IND,X 1D ff mm 7
IND,Y 18 1D ff mm 8
BCS (rel) Branch if Carry Set ?C=1 REL 25 rr 3 — — — — — — — —
BEQ (rel) Branch if = Zero ?Z=1 REL 27 rr 3 — — — — — — — —
BGE (rel) Branch if ∆ Zero ?N⊕V=0 REL 2C rr 3 — — — — — — — —
BGT (rel) Branch if > Zero ? Z + (N ⊕ V) = 0 REL 2E rr 3 — — — — — — — —
BHI (rel) Branch if Higher ?C+Z=0 REL 22 rr 3 — — — — — — — —
BHS (rel) Branch if Higher or Same ?C=0 REL 24 rr 3 — — — — — — — —
BITA (opr) Bit(s) Test A with Memory A•M A IMM 85 ii 2 — — — — ∆ ∆ 0 —
A DIR 95 dd 3
A EXT B5 hh ll 4
A IND,X A5 ff 4
A IND,Y 18 A5 ff 5
BITB (opr) Bit(s) Test B with Memory B•M B IMM C5 ii 2 — — — — ∆ ∆ 0 —
B DIR D5 dd 3
B EXT F5 hh ll 4
B IND,X E5 ff 4
B IND,Y 18 E5 ff 5

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Mnémonique Opération Description Mode Instruction Registre Code Condition

adressage Opcode Operand Cycles S X H I N Z V C
BLE (rel) Branch if ∆ Zero ? Z + (N ⊕ V) = 1 REL 2F rr 3 — — — — — — — —
BLO (rel) Branch if Lower ?C=1 REL 25 rr 3 — — — — — — — —
BLS (rel) Branch if Lower or Same ?C+Z=1 REL 23 rr 3 — — — — — — — —
BLT (rel) Branch if < Zero ?N⊕V=1 REL 2D rr 3 — — — — — — — —
BMI (rel) Branch if Minus ?N=1 REL 2B rr 3 — — — — — — — —
BNE (rel) Branch if not = Zero ?Z=0 REL 26 rr 3 — — — — — — — —
BPL (rel) Branch if Plus ?N=0 REL 2A rr 3 — — — — — — — —
BRA (rel) Branch Always ?1=1 REL 20 rr 3 — — — — — — — —
BRCLR (opr) Branch if Bit(s) Clear ? M • mm = 0 DIR 13 dd mm rr 6 — — — — — — — —
(msk) (rel) IND,X 1F ff mm rr 7
IND,Y 18 1F ff mm rr 8
BRN (rel) Branch Never ?1=0 REL 21 rr 3 — — — — — — — —
BRSET (opr) Branch if Bit(s) Set ? (M) • mm = 0 DIR 12 dd mm rr 6 — — — — — — — —
(msk) (rel) IND,X 1E ff mm rr 7
IND,Y 18 1E ff mm rr 8
BSET (opr) Set Bit(s) M + mm ⇒ M DIR 14 dd mm 6 — — — — ∆ ∆ 0 —
(msk) IND,X 1C ff mm 7
IND,Y 18 1C ff mm 8
BSR (rel) Branch to Subroutine See Figure 3–2 REL 8D rr 6 — — — — — — — —
BVC (rel) Branch if Overflow Clear ?V=0 REL 28 rr 3 — — — — — — — —
BVS (rel) Branch if Overflow Set ?V=1 REL 29 rr 3 — — — — — — — —
CBA Compare A to B A–B INH 11 — 2 — — — — ∆ ∆ ∆ ∆
CLC Clear Carry Bit 0⇒C INH 0C — 2 — — — — — — — 0
CLI Clear Interrupt Mask 0⇒I INH 0E — 2 — — — 0 — — — —
CLR (opr) Clear Memory Byte 0⇒M EXT 7F hh ll 6 — — — — 0 1 0 0
IND,X 6F ff 6
IND,Y 18 6F ff 7
CLRA Clear Accumulator A 0⇒A A INH 4F — 2 — — — — 0 1 0 0
CLRB Clear Accumulator B 0⇒B B INH 5F — 2 — — — — 0 1 0 0
CLV ClearOverflow Flag 0⇒V INH 0A — 2 — — — — — — 0 —
CMPA (opr) Compare A to Memory A–M A IMM 81 ii 2 — — — — ∆ ∆ ∆ ∆
A DIR 91 dd 3
A EXT B1 hh ll 4
A IND,X A1 ff 4
A IND,Y 18 A1 ff 5
CMPB (opr) Compare B to Memory B–M B IMM C1 ii 2 — — — — ∆ ∆ ∆ ∆
B DIR D1 dd 3
B EXT F1 hh ll 4
B IND,X E1 ff 4
B IND,Y 18 E1 ff 5
COM (opr) Ones Complement Memory Byte $FF – M ⇒ M EXT 73 hh ll 6 — — — — ∆ ∆ 0 1
IND,X 63 ff 6
IND,Y 18 63 ff 7
COMA Ones Complement A $FF – A ⇒ A A INH 43 — 2 — — — — ∆ ∆ 0 1
COMB Ones Complement B $FF – B ⇒ B B INH 53 — 2 — — — — ∆ ∆ 0 1
CPD (opr) Compare D to Memory 16-Bit D–M:M+1 IMM 1A 83 jj kk 5 — — — — ∆ ∆ ∆ ∆
DIR 1A 93 dd 6
EXT 1A B3 hh ll 7
IND,X 1A A3 ff 7
IND,Y CD A3 ff 7
CPX (opr) Compare X to Memory 16-Bit IX – M : M + 1 IMM 8C jj kk 4 — — — — ∆ ∆ ∆ ∆
DIR 9C dd 5
EXT BC hh ll 6
IND,X AC ff 6
IND,Y CD AC ff 7
CPY (opr) Compare Y to Memory 16-Bit IY – M : M + 1 IMM 18 8C jj kk 5 — — — — ∆ ∆ ∆ ∆
DIR 18 9C dd 6
EXT 18 BC hh ll 7
IND,X 1A AC ff 7
IND,Y 18 AC ff 7
DAA Decimal Adjust A Adjust Sum to BCD INH 19 — 2 — — — — ∆ ∆ ∆ ∆
DEC (opr) Decrement Memory Byte M–1⇒M EXT 7A hh ll 6 — — — — ∆ ∆ ∆ —
IND,X 6A ff 6
IND,Y 18 6A ff 7
DECA Decrement Accumulator A A–1⇒A A INH 4A — 2 — — — — ∆ ∆ ∆ —
DECB Decrement Accumulator B B–1⇒B B INH 5A — 2 — — — — ∆ ∆ ∆ —
DES Decrement Stack Pointer SP – 1 ⇒ SP INH 34 — 3 — — — — — — — —
DEX Decrement Index Registe X IX – 1 ⇒ IX INH 09 — 3 — — — — — ∆ — —
DEY Decrement Index Registe Y IY – 1 ⇒ IY INH 18 09 — 4 — — — — — ∆ — —
EORA (opr) Exclusive OR A with Memory A⊕M⇒A A IMM 88 ii 2 — — — — ∆ ∆ 0 —
A DIR 98 dd 3
A EXT B8 hh ll 4
A IND,X A8 ff 4
A IND,Y 18 A8 ff 5
EORB (opr) Exclusive OR B with Memory B⊕M⇒B B IMM C8 ii 2 — — — — ∆ ∆ 0 —
B DIR D8 dd 3
B EXT F8 hh ll 4
B IND,X E8 ff 4
B IND,Y 18 E8 ff 5

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Mnémonique Opération Description Mode Instruction Registre Code Condition

adressage Opcode Operand Cycles S X H I N Z V C
FDIV Fractional Divide 16 by 16 D / IX ⇒ IX; r ⇒ D 03 — 41 — — — — — ∆ ∆ ∆
IDIV Integer Divide 16 by 16 D / IX ⇒ IX; r ⇒ D INH 02 — 41 — — — — — ∆ 0 ∆
INC (opr) Increment Memory Byte M+1⇒M EXT 7C hh ll 6 — — — — ∆ ∆ ∆ —
IND,X 6C ff 6
IND,Y 18 6C ff 7
INCA Increment Accumulator A A+1⇒A A INH 4C — 2 — — — — ∆ ∆ ∆ —
INCB Increment Accumulator B B+1⇒B B INH 5C — 2 — — — — ∆ ∆ ∆ —
INS Increment Stack Pointer SP + 1 ⇒ SP INH 31 — 3 — — — — — — — —
INX Increment Index Registe X IX + 1 ⇒ IX INH 08 — 3 — — — — — ∆ — —
INY Increment Index Registe Y IY + 1 ⇒ IY INH 18 08 — 4 — — — — — ∆ — —
JMP (opr) Jump See Figure 3–2 EXT 7E hh ll 3 — — — — — — — —
IND,X 6E ff 3
IND,Y 18 6E ff 4
JSR (opr) Jump to Subroutine See Figure 3–2 DIR 9D dd 5 — — — — — — — —
EXT BD hh ll 6
IND,X AD ff 6
IND,Y 18 AD ff 7
LDAA (opr) Load Accumulator A M⇒A A IMM 86 ii 2 — — — — ∆ ∆ 0 —
A DIR 96 dd 3
A EXT B6 hh ll 4
A IND,X A6 ff 4
A IND,Y 18 A6 ff 5
LDAB (opr) Load Accumulator B M⇒B B IMM C6 ii 2 — — — — ∆ ∆ 0 —
B DIR D6 dd 3
B EXT F6 hh ll 4
B IND,X E6 ff 4
B IND,Y 18 E6 ff 5
LDD (opr) Load Double Accumulator D M ⇒ A,M + 1 ⇒ B IMM CC jj kk 3 — — — — ∆ ∆ 0 —
DIR DC dd 4
EXT FC hh ll 5
IND,X EC ff 5
IND,Y 18 EC ff 6
LDS (opr) Load Stack Pointer M : M + 1 ⇒ SP IMM 8E jj kk 3 — — — — ∆ ∆ 0 —
DIR 9E dd 4
EXT BE hh ll 5
IND,X AE ff 5
IND,Y 18 AE ff 6
LDX (opr) Load Index Register X M : M + 1 ⇒ IX IMM CE jj kk 3 — — — — ∆ ∆ 0 —
DIR DE dd 4
EXT FE hh ll 5
IND,X EE ff 5
IND,Y CD EE ff 6
LDY (opr) Load Index Register Y M : M + 1 ⇒ IY IMM 18 CE jj kk 4 — — — — ∆ ∆ 0 —
DIR 18 DE dd 5
EXT 18 FE hh ll 6
IND,X 1A EE ff 6
IND,Y 18 EE ff 6
LSL (opr) Logical Shift Left C b7 b0
EXT 78 hh ll 6 — — — — ∆ ∆ ∆ ∆
0
IND,X 68 ff 6
IND,Y 18 68 ff 7
C
LSLA Logical Shift Left A b7 b0
A INH 48 — 2 — — — — ∆ ∆ ∆ ∆
0

C
LSLB Logical Shift Left B b7 b0
B INH 58 — 2 — — — — ∆ ∆ ∆ ∆
0

LSLD Logical Shift Left Double C b7 b0 b7 b0

0
INH 05 — 3 — — — — ∆ ∆ ∆ ∆
.. .. .. ..
A B

LSR (opr) Logical Shift Right b7 b0 C

EXT 74 hh ll 6 — — — — 0 ∆ ∆ ∆
0
IND,X 64 ff 6
IND,Y 18 64 ff 7
LSRA Logical Shift Right A b7 b0 C
A INH 44 — 2 — — — — 0 ∆ ∆ ∆
0

LSRB Logical Shift Right B b7 b0 C

B INH 54 — 2 — — — — 0 ∆ ∆ ∆
0

LSRD Logical Shift Right Double b7

..
b0 b7 b0 C
INH 04 — 3 — — — — 0 ∆ ∆ ∆
0 .. .. ..
A B

MUL Multiply 8 by 8 A∗B⇒D INH 3D — 10 — — — — — — — ∆

NEG (opr) Two’s Complement Memory Byte 0–M⇒M EXT 70 hh ll 6 — — — — ∆ ∆ ∆ ∆
IND,X 60 ff 6
IND,Y 18 60 ff 7
NEGA Two’s Complement A 0–A⇒A A INH 40 — 2 — — — — ∆ ∆ ∆ ∆
NEGB Two’s Complement B 0–B⇒B B INH 50 — 2 — — — — ∆ ∆ ∆ ∆
NOP No operation No Operation INH 01 — 2 — — — — — — — —

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Mnémonique Opération Description Mode Instruction Registre Code Condition

adressage Opcode Operand Cycles S X H I N Z V C
ORAA (opr) OR Accumulator A (Inclusive) A+M⇒A A IMM 8A ii 2 — — — — ∆ ∆ 0 —
A DIR 9A dd 3
A EXT BA hh ll 4
A IND,X AA ff 4
A IND,Y 18 AA ff 5
ORAB (opr) OR Accumulator B (Inclusive) B+M⇒B B IMM CA ii 2 — — — — ∆ ∆ 0 —
B DIR DA dd 3
B EXT FA hh ll 4
B IND,X EA ff 4
B IND,Y 18 EA ff 5
PSHA Push A onto Stack A ⇒ Stk,SP = SP – 1 A INH 36 — 3 — — — — — — — —
PSHB Push B onto Stack B ⇒ Stk,SP = SP – 1 B INH 37 — 3 — — — — — — — —
PSHX Push X onto Stack (Low First) IX ⇒ Stk,SP = SP – 2 INH 3C — 4 — — — — — — — —
PSHY Push Y onto Stack (Low First) IY ⇒ Stk,SP = SP – 2 INH 18 3C — 5 — — — — — — — —
PULA Pull A from Stack SP = SP + 1, A ⇐ StkA INH 32 — 4 — — — — — — — —
PULB Pull B from Stack SP = SP + 1, B ⇐ StkB INH 33 — 4 — — — — — — — —
PULX Pull X From Stack (Hi First) SP = SP + 2, IX ⇐ Stk INH 38 — 5 — — — — — — — —
PULY Pull Y from Stack (Hi First) SP = SP + 2, IY ⇐ Stk INH 18 38 — 6 — — — — — — — —
ROL (opr) Rotate Left EXT 79 hh ll 6 — — — — ∆ ∆ ∆ ∆
IND,X 69 ff 6
IND,Y 18 69 ff 7
ROLA Rotate Left A A INH 49 — 2 — — — — ∆ ∆ ∆ ∆
ROLB Rotate Left B B INH 59 — 2 — — — — ∆ ∆ ∆ ∆
ROR (opr) Rotate Right EXT 76 hh ll 6 — — — — ∆ ∆ ∆ ∆
IND,X 66 ff 6
IND,Y 18 66 ff 7
RORA Rotate Right A A INH 46 — 2 — — — — ∆ ∆ ∆ ∆
RORB Rotate Right B B INH 56 — 2 — — — — ∆ ∆ ∆ ∆
RTI Return from Interrupt See Figure 3–2 INH 3B — 12 ∆ ↓ ∆ ∆ ∆ ∆ ∆ ∆
RTS Return from Subroutine See Figure 3–2 INH 39 — 5 — — — — — — — —
SBA Subtract B from A A–B⇒A INH 10 — 2 — — — — ∆ ∆ ∆ ∆
SBCA (opr) Subtract with Carry from A A–M–C⇒A A IMM 82 ii 2 — — — — ∆ ∆ ∆ ∆
A DIR 92 dd 3
A EXT B2 hh ll 4
A IND,X A2 ff 4
A IND,Y 18 A2 ff 5
SBCB (opr) Subtract with Carry from B B–M–C⇒B B IMM C2 ii 2 — — — — ∆ ∆ ∆ ∆
B DIR D2 dd 3
B EXT F2 hh ll 4
B IND,X E2 ff 4
B IND,Y 18 E2 ff 5
SEC Set Carry 1⇒C INH 0D — 2 — — — — — — — 1
SEI Set Interrupt Mask 1⇒I INH 0F — 2 — — — 1 — — — —
SEV Set Overflow Flag 1⇒V INH 0B — 2 — — — — — — 1 —
STAA (opr) Store Accumulator A A⇒M A DIR 97 dd 3 — — — — ∆ ∆ 0 —
A EXT B7 hh ll 4
A IND,X A7 ff 4
A IND,Y 18 A7 ff 5
STAB (opr) Store Accumulator B B⇒M B DIR D7 dd 3 — — — — ∆ ∆ 0 —
B EXT F7 hh ll 4
B IND,X E7 ff 4
B IND,Y 18 E7 ff 5
STD (opr) Store Accumulator D A ⇒ M, B ⇒ M + 1 DIR DD dd 4 — — — — ∆ ∆ 0 —
EXT FD hh ll 5
IND,X ED ff 5
IND,Y 18 ED ff 6
STOP Stop Internal Clocks — INH CF — 2 — — — — — — — —
STS (opr) Store Stack Pointer SP ⇒ M : M + 1 DIR 9F dd 4 — — — — ∆ ∆ 0 —
EXT BF hh ll 5
IND,X AF ff 5
IND,Y 18 AF ff 6
STX (opr) Store Index Register X IX ⇒ M : M + 1 DIR DF dd 4 — — — — ∆ ∆ 0 —
EXT FF hh ll 5
IND,X EF ff 5
IND,Y CD EF ff 6
STY (opr) Store Index Register Y IY ⇒ M : M + 1 DIR 18 DF dd 5 — — — — ∆ ∆ 0 —
EXT 18 FF hh ll 6
IND,X 1A EF ff 6
IND,Y 18 EF ff 6
SUBA (opr) Subtract Memory from A A–M⇒A A IMM 80 ii 2 — — — — ∆ ∆ ∆ ∆
A DIR 90 dd 3
A EXT B0 hh ll 4
A IND,X A0 ff 4
A IND,Y 18 A0 ff 5

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Mnémonique Opération Description Mode Instruction Registre Code Condition

adressage Opcode Operand Cycles S X H I N Z V C
SUBB (opr) Subtract Memory from B B–M⇒B A IMM C0 ii 2 — — — — ∆ ∆ ∆ ∆
A DIR D0 dd 3
A EXT F0 hh ll 4
A IND,X E0 ff 4
A IND,Y 18 E0 ff 5
SUBD (opr) Subtract Memory from D D–M:M+1⇒D IMM 83 jj kk 4 — — — — ∆ ∆ ∆ ∆
DIR 93 dd 5
EXT B3 hh ll 6
IND,X A3 ff 6
IND,Y 18 A3 ff 7
SWI Software Interrupt See Figure 3–2 INH 3F — 14 — — — 1 — — — —
TAB Transfer A to B A⇒B INH 16 — 2 — — — — ∆ ∆ 0 —
TAP Transfer A to CC Register A ⇒ CCR INH 06 — 2 ∆ ↓ ∆ ∆ ∆ ∆ ∆ ∆
TBA Transfer B to A B⇒A INH 17 — 2 — — — — ∆ ∆ 0 —
TEST TEST (Only in Test Modes) Address Bus Counts INH 00 — * — — — — — — — —
TPA Transfer CC Register to A CCR ⇒ A INH 07 — 2 — — — — — — — —
TST (opr) Test for Zero or Minus M–0 EXT 7D hh ll 6 — — — — ∆ ∆ 0 0
IND,X 6D ff 6
IND,Y 18 6D ff 7
TSTA Test A for Zero or Minus A–0 A INH 4D — 2 — — — — ∆ ∆ 0 0
TSTB Test B for Zero or Minus B–0 B INH 5D — 2 — — — — ∆ ∆ 0 0
TSX Transfer Stack Pointer to X SP + 1 ⇒ IX INH 30 — 3 — — — — — — — —
TSY Transfer Stack Pointer to Y SP + 1 ⇒ IY INH 18 30 — 4 — — — — — — — —
TXS Transfer X to Stack Pointer IX – 1 ⇒ SP INH 35 — 3 — — — — — — — —
TYS Transfer Y to Stack Pointer IY – 1 ⇒ SP INH 18 35 — 4 — — — — — — — —
WAI Wait for Interrupt Stack Regs & WAIT INH 3E — ** — — — — — — — —
XGDX Exchange D with X IX ⇒ D, D ⇒ IX INH 8F — 3 — — — — — — — —
XGDY Exchange D with Y IY ⇒ D, D ⇒ IY INH 18 8F — 4 — — — — — — — —

LEGENDE DES TABLEAUX D’INSTRUCTIONS

dd Adressage direct (8 bits) INH Adressage inhérent
ff Offset positif sur 8 bits IMM Adressage immédiat
hh Octet de poids fort d’une adresse sur 16 bits DIR Adressage direct
ii Octet de donnée en mode immédiat EXT Adressage étendu
jj Octet de poids fort d’un donnée immédiate sur 16 bits IND Adressage indexé
kk Octet de poids faible d’un donnée immédiate sur 16 - Bit non affecté
bits
ll Octet de poids faible d’une adresse sur 16 bits 0 Bit mis à 0
mm Masque sur 8 bits 1 Bit mis à 1
rr Offset signé sur 8 bits ∆ Bit mis à 0 ou 1 selon le résultat

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8) LES MODES D’ADRESSAGE

8.1) Adressage inhérent ou implicite

8.1.1) Description.
Le mnémonique de l'instruction mentionne la donnée sur laquelle porte l'opération (contenu des
registres), ou aucune donnée n’est nécessaire.

8.1.2) Syntaxe.
MNEMONIQUE

8.1.3) Exemples.
INCA * incrémentation de l’accumulateur A
ABX * addition de l’accumulateur B et du registre d’index X (résultat dans X)
NOP * aucune opération (temporisation)
8.2) Adressage immédiat.
8.2.1) Description.
L'instruction porte sur une valeur constante indiquée immédiatement après le mnémonique.

8.2.2) Syntaxe.
MNEMONIQUE #constante

8.2.3) Exemples.
Maxi EQU 100
LDAA #255 * charge $FF dans l’accumulateur A
LDD #Maxi * charge $0064 dans le registre D
8.3) Adressages direct et étendu.
8.3.1) Description.
L'instruction porte sur le contenu de l'adresse mentionnée après le mnémonique.
L'adressage direct permet d'accéder au contenu des adresses $0000 à $00FF (le poids fort est
obligatoirement $00).
L'adressage étendu permet d'accéder à l'intégralité du plan mémoire ($0000 à $FFFF).
L'assembleur utilise le mode d'adressage adapté :
- valeur précisée < 256 : adressage direct
- valeur précisée ≥ 256 : adressage étendu

8.3.2) Syntaxe.
MNEMONIQUE Adresse

8.3.3) Exemples.
PORTB EQU $1004
VARIABLE EQU $0010
LDAB VARIABLE * charge la variable dans B (adressage direct)
STAB PORTB * stocke le contenu de B sur le PortB (adressage étendu)
8.4) Adressage relatif.
8.4.1) Description.
Ce mode d'adressage est utilisé pour les branchements à la suite de tests.
Il précise le déplacement à effectuer pour déterminer l'adresse de la prochaine instruction à
exécuter. Le déplacement est une valeur signée (-128 à +127).
Si le résultat du test est positif
alors il y a branchement à l'adresse de destination précisée
sinon l'instruction suivante est exécutée.

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8.4.2) Syntaxe.
MNEMONIQUEduTEST EtiquetteDeDestination

8.4.3) Exemples.

Compteur EQU $0010

Tempo LDAB Compteur * adressage direct

BEQ Fin * adressage relatif
Boucle DECB * adressage inhérent
BNE Boucle * adressage relatif
Fin RTS * adressage inhérent

8.5) Adressage indexé

8.5.1) Description.
L'opérande précise l'adresse de la donnée à traiter sous la forme "Constante + Adresse de Base".
L'adresse de base est en fait le contenu d'un registre d'index (X ou Y : 16 bits).
La constante est une valeur codée sur 8 bits (0 à 255).

8.5.2) Syntaxe.
MNEMONIQUE Constante,X pour le registre d’index X
MNEMONIQUE Constante,Y pour le registre d’index Y

8.5.3) Exemples.
Decalage EQU 10
ORG $F800
LDX #$1000
LDY #100
LDAB 0,X * charge dans B le contenu de l’adresse $1000 (Port A)
LDAA 4,X * charge dans A le contenu de l’adresse $1004 (Port B)
STD Decalage,Y * stocke le contenu de D à l’adresse $006E et $006F
8.6) Manipulation de bits.
8.6.1) Forçage de bits.
8.6.1.1) Description.
Il s’agit de 2 instructions permettant de mettre à 0 ou 1 un ou plusieurs bits d'un octet de l'espace
mémoire. Elles sont le plus souvent utilisées pour positionner des bits des registres du µC.

8.6.1.2) Syntaxe.
BSET adresse,#masque pour mettre à 1
ou BCLR adresse,#masque pour mettre à 0

8.6.1.3) Mode d'adressage.

Ces 2 instructions supportent les modes d'adressage :
- direct : l'espace mémoire accessible est donc $0000 à $ 00FF
- indexé : l'espace mémoire accessible est donc $0000 à $FFFF grâce à l'utilisation d'un
registre d'index (X ou Y : 16 bits).

8.6.1.4) Masque.
Le masque permet d'identifier le ou les bits à forcer. C'est une valeur constante, il est donc spécifié
avec le symbole immédiat : #

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 18

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8.6.1.5) Exemples.

QuartH EQU %11110000

Entrees EQU %01100001
LDX #$1000
BCLR 0,X,#QuartH * met à 0 les 4 bits de poids fort du registre d’adresse
$1000 : PortA
BSET 4,X,#Entrees * met à 1 les bits 6, 5 et 0 du registre d’adresse $1004 :
PortB

8.6.2) Test de bits.

8.6.2.1) Description.
Il s’agit de 2 instructions permettant de tester un ou plusieurs bits d'un octet de l'espace mémoire.
Elles sont le plus souvent utilisées pour déterminer l’état des bits des registres du µC.
En fonction du résultat du test :
- le programme se poursuit avec l'instruction suivante (résultat du test faux)
- le programme se poursuit avec l'instruction dont l'adresse est précisée : il s'agit d'un
branchement (résultat du test vrai).

Les modes d'adressage et le masque ont été décrit pour les instructions de forçage de bits.

8.6.2.2) Syntaxe.
BRSET adresse,#masque,EtiquetteDuBranchement
pour le test de bits à 1
ou BRCLR adresse,#masque,EtiquetteDuBranchement
pour le test de bits à 0

8.6.2.3) Exemples.
LDX #$1000
Attente BRSET 0,X,#4,Attente
BRCLR 3,X,#129,Attente

L’instruction BRSET boucle sur elle même tant que le bit 2 (masque = % 0000 0100) du registre
d’adresse $1000 (PortA) est à 1
L’instruction BRCLR boucle à l’étiquette Attente tant que les bits 7 et 0 (masque = % 1000 0001) du
registre d’adresse $1003 (PortC) sont à 0
Ces instructions permettent donc d’attendre que PA2 passe à 0, PC7 passe à 1 et PC0 passe à 1.

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9) LES PORTS D'ENTREES SORTIES

Le µC dispose de 5 PORTS:
• Bidirectionnels (D et C).
• Unidirectionnels (A, B et E).

Port A : les broches PA7 à PA0 sont utilisées conjointement par le Timer

Sens E/S S S S E/S E E E

PORTA PA7 PA6 PA5 PA4 PA3 PA2 PA1 PA0 $1000
Reset E ? ? ? E E E E

Le sens de PA7 et PA3 est défini par les bits DDRA7 et DDRA3 du registre PACTL
PACTL DDRA7 - - - DDRA3 - - - $1026
Reset 0 - - - 0 - - -

Port B : les broches PB7 à PB0 sont toutes des sorties

Sens S S S S S S S S
PORTB PB7 PB6 PB5 PB4 PB3 PB2 PB1 PB0 $1004
Reset 0 0 0 0 0 0 0 0

Port C : les broches PC7 à PC0 sont toutes bidirectionnelles

Sens E/S E/S E/S E/S E/S E/S E/S E/S

PORTC PC7 PC6 PC5 PC4 PC3 PC2 PC1 PC0 $1003
Reset E E E E E E E E

Le sens des broches PC7 à PC0 est défini par le registre DDRC
DDRC DDRC7 DDRC6 DDRC5 DDRC4 DDRC3 DDRC2 DDRC1 DDRC0 $1007
Reset 0 0 0 0 0 0 0 0

Port D : les broches PD5 à PD0 sont utilisées conjointement par les liaisons SPI et SCI

Sens E/S E/S E/S E/S E/S E/S

PORTD - - PD5 PD4 PD3 PD2 PD1 PD0 $1008
Reset E E E E E E

Le sens des broches PD5 à PD0 est défini par le registre DDRD
DDRD - - DDRD5 DDRD4 DDRD3 DDRD2 DDRD1 DDRD0 $1009
Reset 0 0 0 0 0 0

Port E : les broches PE7 à PE0 sont utilisées conjointement par le CAN. Elles peuvent être utilisées
simultanément comme des entrées logiques.

Sens E E E E E E E E
PORTE PE7 PE6 PE5 PE4 PE3 PE2 PE1 PE0 $100A
Reset E E E E E E E E

Remarques:

• Un bit DDRXi à 1 permet de configurer la broche correspondante PXi en sortie.

• A l’initialisation le registre de données PORTX peut contenir n'importe quelle valeur, donc il faut
l’initialiser avant le registre de direction DDRX pour éviter d'avoir sur le port n'importe quelle
valeur.

• Au RESET les broches bidirectionnelles sont toutes fixées en entrée (DDRX=$00).

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 20

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10) LE CONVERTISSEUR ANALOGIQUE NUMERIQUE.

Le convertisseur analogique numérique est à approximation successive et il possède une résolution de 8
bits, il est précédé d'un multiplexeur analogique 8 voies.
La conversion peut être synchronisée :
• Par l'horloge interne E si sa fréquence est supérieure à 750 kHz.
• Par une horloge propre au convertisseur si la fréquence de E est inférieure à 750 kHz.

10.1) Organisation interne.

PE0
AN0 VRH
8-BIT CAPACITIVE DAC
WITH SAMPLE AND HOLD
PE1
VRL
AN1

PE2
AN2 SUCCESSIVE APPROXIMATION
REGISTER AND CONTROL

PE3
AN3 RESULT
ANALOG
MUX
PE4
AN4

PE5
AN5
INTERNAL
DATA BUS
PE6
AN6
SCAN
MULT
CCF

CD
CC
CB
CA

PE7
AN7
ADCTL A/D CONTROL

RESULT REGISTER INTERFACE

ADR1 A/D RESULT 1 ADR2 A/D RESULT 2 ADR3 A/D RESULT 3 ADR4 A/D RESULT 4

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10.2) Fonctionnement du convertisseur.

Une conversion commence toujours par une écriture dans le registre de contrôle ADCTL, elle peut
se répéter si le bit SCAN est à un, sinon elle ne sera effectuée qu'une seule fois.
L'entrée ou les entrées converties dépendent de la valeur du bit MULT et des bits CD à CA du
registre ADCTL.

- Si MULT=0 : l'entrée définie par les bits CD-CA est convertie 4 fois et les 4 résultats consécutifs
se trouvent dans ADR1, ADR2, ADR3 et ADR4.

Channel Select Control Bits Channel Signal Result

CD CC CB CA
0 0 0 0 PE0 ADR1,ADR2,ADR3, ADR4
0 0 0 1 PE1 ADR1,ADR2,ADR3, ADR4
0 0 1 0 PE2 ADR1,ADR2,ADR3, ADR4
0 0 1 1 PE3 ADR1,ADR2,ADR3, ADR4
0 1 0 0 PE4 ADR1,ADR2,ADR3, ADR4
0 1 0 1 PE5 ADR1,ADR2,ADR3, ADR4
0 1 1 0 PE6 ADR1,ADR2,ADR3, ADR4
0 1 1 1 PE7 ADR1,ADR2,ADR3, ADR4
1 0 0 0 Reserved -
1 0 0 1 Reserved -
1 0 1 0 Reserved -
1 0 1 1 Reserved -
1 1 0 0 VRH ADR1,ADR2,ADR3, ADR4
1 1 0 1 VRL ADR1,ADR2,ADR3, ADR4
1 1 1 0 (VRH)/2 ADR1,ADR2,ADR3, ADR4
1 1 1 1 Reserved -

- Si MULT=1: Le groupe d'entrées défini par CD et CC est converti et les résultats se trouvent
dans ADR1, ADR2, ADR3 et ADR4.

Channel Select Control Bits Channel Signal Result

CD CC CB CA
PE0 ADR1
0 0 X X PE1 ADR2
PE2 ADR3
PE3 ADR4
PE4 ADR1
0 1 X X PE5 ADR2
PE6 ADR3
PE7 ADR4
Reserved -
1 0 X X Reserved -
Reserved -
Reserved -
VRH ADR1
1 1 X X VRL ADR2
(VRH)/2 ADR3
Reserved -

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10.3) Cycle de fonctionnement.

La lecture des registres ADR1, ADR2, ADR3 et ADR4 doit être précédée par une lecture du registre ADCTL
pour savoir si la conversion est terminée (CCF=1).

E CLOCK

MSB BIT 6 BIT 5 BIT 4 BIT 3 BIT 2 BIT 1 LSB 2

REPEAT SEQUENCE, SCAN = 1

WRITE TO ADCTL

12 E CYCLES 4 2 2 2 2 2 2 2 CYC
CYCLES CYC CYC CYC CYC CYC CYC CYC END
SAMPLE ANALOG INPUT SUCCESSIVE APPROXIMATION SEQUENCE

SET CC FLAG
CONVERT FIRST CONVERT SECOND CONVERT THIRD CONVERT FOURTH
CHANNEL, UPDATE CHANNEL, UPDATE CHANNEL, UPDATE CHANNEL, UPDATE
0 ADR1 32 ADR2 64 ADR3 96 ADR4 128 — E CYCLES

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10.4) Registres.

10.4.1) Le registre OPTION.

Il permet d'activer le convertisseur et de choisir le type d'horloge. Toute utilisation doit commencer par
initialiser ce registre.

b7 b6 b5 b4 b3 b2 b1 b0
OPTION ADPU CSEL - - - - - - $1039
Reset 0 0 0 1 0 0 0 0

• ADPU: A/D POWER UP.

1: Mise en fonctionnement du convertisseur (attendre 100µS pour que l'alimentation soit stabilisée).
0: Arrêt du convertisseur.

• CSEL: CLOCK SELECT.

1 : Le convertisseur utilise l'horloge interne (F < 750 kHz).
0 : Le convertisseur utilise l'horloge E (F > 750 kHz).

10.4.2) Le registre ADCTL.

C'est le registre de contrôle et d'état du convertisseur Analogique / Numérique.

b7 b6 b5 b4 b3 b2 b1 b0
ADCTL CCF 0 SCAN MULT CD CC CB CA $1030
Reset 1 0 1 1 1 1 1 1

• CCF: Conversion Complete Flag.

Ce bit est mis à un à la fin de chaque phase de conversion (4 Conversions), il est remis à zéro
automatiquement au début d'une nouvelle conversion.

• SCAN: Continuous Scan Control.

0 : Le convertisseur effectue une seule conversion.
1 : Le convertisseur effectue des conversions en permanence.

• MULT: Multiple channel / Single Channel Control.

0 : Le convertisseur effectue la conversion de l'entrée sélectionnée par les bits CD à CA.
1 : Le convertisseur effectue la conversion du groupe d'entrées sélectionné par les bits CD et CC.

• CD - CA: Channel Selects.

10.4.3) Les registres ADR1, ADR2, ADR3 et ADR4.

Ces registres contiennent les résultats de la conversion. Ils sont à lecture seule.

b7 b6 b5 b4 b3 b2 b1 b0
ADR1 R7 R6 R5 R4 R3 R2 R1 R0 $1031

b7 b6 b5 b4 b3 b2 b1 b0
ADR2 R7 R6 R5 R4 R3 R2 R1 R0 $1032

b7 b6 b5 b4 b3 b2 b1 b0
ADR3 R7 R6 R5 R4 R3 R2 R1 R0 $1033

b7 b6 b5 b4 b3 b2 b1 b0
ADR4 R7 R6 R5 R4 R3 R2 R1 R0 $1034

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11) LA LIAISON SERIE SPI (SERIAL PERIPHERAL INTERFACE).

C'est une liaison de type série synchrone fonctionnant en full duplex. Elle permet de communiquer
avec d'autres microcontrôleurs ou circuits SPI. Elle est utilisée en général pour simplifier le routage du circuit
imprimé d'un Objet Technique. Elle est utilisée pour de faibles distances.

11.1) Caractéristiques.
• 4 Fils de communication.
• Le µC peut être Maître ou Esclave.
• Vitesse maximale en Maître 1,05 MHz.
• Vitesse maximale en Esclave 2,1 MHz.
• Polarité et Phase de l'horloge programmables.

11.2) Le bus.
Il utilise quatre broches du port D.

• PD3, MOSI: (Master Out Slave In).

Sortie si le µC est maître.
Entrée si le µC est esclave.

• PD2,MISO: (Master In Slave Out).

Entrée si le µC est maître.
Sortie si le µC est esclave.

• PD4,SCK: (Serial Clock).

Entrée si le µC est esclave.
Sortie si le µC est maître.

• PD5, SS\: (Slave Select).

0 : Le µC est esclave.
1 : Le µC est maître.

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11.3) Principe de fonctionnement.

MAITRE ESCLAVE

REGISTRE MISO MISO REGISTRE

B7 à décalage B0 B7 à décalage B0

MOSI MOSI

SPI SCK SCK

Générateur d'horloge
SS SS
+5V 0V

Le contenu du registre de données du maître est transféré dans le registre de données de l'esclave
et le registre de données de l'esclave est transféré dans le registre de données du maître, bit après bit. Le
transfert est synchronisé par l'horloge du maître.

SCK CYCLE # 1 2 3 4 5 6 7 8

SCK (CPOL = 0)

SCK (CPOL = 1)

SAMPLE INPUT
MSB 6 5 4 3 2 1 LSB
(CPHA = 0)DATA OUT

SAMPLE INPUT
MSB 6 5 4 3 2 1 LSB
(CPHA = 1) DATA OUT

SS (TO SLAVE)

SLAVE CPHA=1 TRANSFER IN PROGRESS

3
MASTER TRANSFER IN PROGRESS
2 4
SLAVE CPHA=0 TRANSFER IN PROGRESS
1 5
1. SS ASSERTED
2. MASTER WRITES TO SPDR
3. FIRST SCK EDGE
4. SPIF SET
5. SS NEGATED

11.4) Organisation utilisant un maître et plusieurs esclaves.

MISO
MOSI SLAVE #0
MC68HC11
SCK
SS VDD
MISO
MOSI
SCK
SS

MASTER MC68HC11

PORT 0
PORT 1
PORT 2
PORT 3
MOSI

MOSI

MOSI
MISO

MISO

MISO
SCK

SCK

SCK
SS

SS

SS

SLAVE #3 SLAVE #2 SLAVE #1

MC68HC11 MC68HC11 MC68HC11

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11.5) Organisation Interne.

La liaison SPI est gérée par trois registres de :

Données : SPDR : Serial Peripheral Data Register.
Contrôle : SPCR : Serial Peripheral Control Register.
Etat : SPSR : Serial Peripheral State Register..

L’utilisation de la liaison SPI nécessite le recours aux interruptions. Voir le chapitre correspondant.

MCU INTERNAL
S MISO
CLOCK
PD2
M

PIN CONTROL LOGIC

DIVIDER MSB LSB M MOSI
8 BIT SHIFT REGISTER S PD3
¸2 ¸4 ¸ 16 ¸ 32
READ DATA BUFFER

SPI CLOCK CLOCK

(MASTER)
SELECT CLOCK S SCK
M PD4
LOGIC
SPR1

SPR0

SS
PD5

DWOM
MSTR
SPE

MSTR
SPI SPE
CONTROL
WCOL

MODF
SPIF

DWOM
MSTR

CPHA
CPOL

SPR1
SPR0
SPIE
SPE

8
SPI STATUS REGISTER SPI CONTROL REGISTER

8 8

SPI INTERRUPT INTERNAL

REQUEST DATA BUS

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11.5.1) Le registre de contrôle SPCR (Serial Peripheral Control Register).

b7 b6 b5 b4 b3 b2 b1 b0
SPCR SPIE SPE 0 MSTR CPOL CPHA SR1 SR0 $1028
Reset 0 0 0 0 0 1 0 0

• SPIE: Serial Peripheral Interrupt Enable.

1: Interruption autorisée, si le bit SPIF du SPSR est à 1 alors une interruption SPI sera demandée
au µC.
0: Interruption inhibée.

• SPE: Serial Peripheral Enable.

1: Liaison SPI en fonctionnement.
0: Liaison SPI inhibée.

• MSTR: Master Mode Select.

1 : La liaison SPI est configurée en maître.
0 : La liaison SPI est configurée en esclave.

• CPOL: Clock Polarity.

1 : Le signal SCK est inactif à l'état haut.
0 : Le signal SCK est inactif à l'état bas.

• CPHA: Clock Phase.

1 : Les données sont échantillonnées sur le front montant de SCK si CPOL=1 ou sur le front
descendant si CPOL=0.
0 : Les données sont échantillonnées sur le front descendant de SCK si CPOL=1 ou sur le front
montant si CPOL=0.

• SPR1 & SPR0: Serial Peripheral Rate Bits.

Ils déterminent la vitesse des échanges de données.

SPR1 SPR0 HORLOGE du µC Divisée par

0 0 2
0 1 4
1 0 16
1 1 32

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11.5.2) Le registre d'état SPSR (Serial Peripheral Status Register).

b7 b6 b5 b4 b3 b2 b1 b0
SPSR SPIF WCOL - MODF - - - - $1029
Reset 0 0 0 0 0 0 0 0

• SPIF: Serial Peripheral Interface Flag.

1 : Il indique que la transmission ou la réception de données est terminée, elle est disponible dans le
registre SPDR. Si le bit SPIE du registre SPCR est à 1 alors une interruption SPI est demandée au
µC.
0 : Il est remis à 0 par une lecture de SPSR suivie d'une lecture ou d'une écriture dans le SPDR.

• WCOL: Write Collision.

1 : Indique que l'on a écrit dans le registre SPDR pendant qu'une transmission était en cours.
0 : Il est remis à 0 par une lecture de SPSR suivie d'une lecture ou d'une écriture dans le SPDR.

• MODF: Mode Fault Flag.

1 : Indique que plusieurs maîtres sont détectés simultanément sur la liaison SPI.
0 : Il est remis à 0 par une lecture de SPSR suivie d'une lecture ou d'une écriture dans le SPCR.

11.5.3) Le registre de données SPDR (Serial Peripheral Data Register).

Registre à lecture ou écriture.

b7 b6 b5 b4 b3 b2 b1 b0
SPDR R7/T7 R6/T6 R5/T5 R4/T4 R3/T3 R2/T2 R1/T1 R0/T0 $102A
Reset X X X X X X X X

Si le µC est maître:
- l'écriture dans ce registre provoque la transmission de données sur le bus.
- la donnée lue après un transfert est celle envoyée par l'esclave.

Si le µC est esclave:
- L'écriture dans ce registre pré positionne la donnée à envoyer au maître lors du prochain
transfert.
- La donnée lue après un transfert est celle envoyée par le maître.

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 29

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12) LA LIAISON SERIE SCI (SERIAL COMMUNICATION INTERFACE).

La liaison série SCI est une interface série asynchrone de type START / STOP. Elle permet
d'effectuer des communications avec d'autres systèmes ou objets techniques sur de longues distances. Elle
dispose des fonctionnalités suivantes:
- Fonctionnement en Full Duplex, c'est à dire émission et réception de données en même temps.
- Transmission et réception de données (compatibles avec la norme RS232 en utilisant une fonction
d’adaptation de niveaux).
- 32 Vitesses de transmission et de réception disponibles.
- Contrôle des erreurs de transmission et de réception.
- Mode réveil automatique lors de la réception de signaux valides.
- 4 Sources d'interruptions possibles.
-
L’utilisation de la liaison SCI nécessite le recours aux interruptions. Voir le chapitre correspondant.
Etat de repos 8 ou 9 bits de données
ligne libre (Idle line) D0 D1 D2 D3 D4 D5 D6 D7 D8 D0

START STOP START

t

INTERNAL BUS

$102D TIE TCIE RIE ILIE TE RE RWU SBK SCCR2

IDLE
LINE

SCI
Rx
Rx REG FULL INTERRUPT
OVERRUN
INTERRUPT
Tx

COMPLETE

Tx

REG EMPTY
$102E TDRE TC RDRF IDLE OR NF FE — SCSR

TE SBK RE RWU

TRANSMIT FLAG RECEIVE WAKE UP

CONTROL CONTROL CONTROL UNIT

M M

SCI Tx CLOCK SCI Rx CLOCK

RATE GENERATOR

$102B — — SCP1 SCP0 — SCR2 SCR1 SCR0 BAUD

$102C R8 T8 — M WAKE — — — SCCR1

8 7 6 1 0 TxD/
TxD DATA SHIFT REG
PD1

$102F 7 6 5 4 3 2 1 0 SCDR

RxD/ 8 7 6 RxD DATA SHIFT REG 1 0

PD0

INTERNAL BUS

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12.1) Le registre SCDR .

Ce registre sert à l'émission et la réception. Il est constitué physiquement de deux registres, l'un
pour la réception et l'autre pour l'émission, la sélection entre les deux se fait par le signal R/W.

b7 b6 b5 b4 b3 b2 b1 b0
SCDR R7/T7 R6/T6 R5/T5 R4/T4 R3/T3 R2/T2 R1/T1 R0/T0 $102F
Reset X X X X X X X X

12.2) Le registre BAUD .

b7 b6 b5 b4 b3 b2 b1 b0
BAUD 0 0 SCP1 SCP0 0 SCR2 SCR1 SCR0 $102B
Reset 0 0 0 0 0 X X X

Ce registre détermine la vitesse de transmission et de réception de l'interface.

Deux bits servent à pré diviser l'horloge du µC à savoir SCP0 et SCP1.
Trois bits déterminent la vitesse SCR0, SCR1 et SCR2.

Baud Rates by Crystal Frequency, SCP[1:0] and SCR[2:0]

Crystal Frequency
SCP1 SCP0 SCR2 SCR1 SCR0 223 Hz 8 MHz 4.9152 MHz 4 MHz 3.6864 MHz
Baud Rates
0 0 0 0 0 131.072K Baud 125.00K Baud 76.80K Baud 62.50K Baud 57.60K Baud
0 0 0 0 1 65.536K Baud 62.50K Baud 38.40K Baud 31.25K Baud 28.80K Baud
0 0 0 1 0 32.768K Baud 31.25K Baud 19.20K Baud 15.625K Baud 14.40K Baud
0 0 0 1 1 16.384K Baud 15.625K Baud 9600 Baud 7812.5 Baud 7200 Baud
0 0 1 0 0 8192 Baud 7812.5 Baud 4800 Baud 3906 Baud 3600 Baud
0 0 1 0 1 4096 Baud 3906 Baud 2400 Baud 1953 Baud 1800 Baud
0 0 1 1 0 2048 Baud 1953 Baud 1200 Baud 977 Baud 900 Baud
0 0 1 1 1 1024 Baud 977 Baud 600 Baud 488 Baud 450 Baud
0 1 0 0 0 43.691K Baud 41.666K Baud 25.60K Baud 20.833K Baud 19.20K Baud
0 1 0 0 1 21.845K Baud 20.833K Baud 12.80K Baud 10.417K Baud 9600 Baud
0 1 0 1 0 10.923K Baud 10.417K Baud 6400 Baud 5208 Baud 4800 Baud
0 1 0 1 1 5461 Baud 5208 Baud 3200 Baud 2604 Baud 2400 Baud
0 1 1 0 0 2731 Baud 2604 Baud 1600 Baud 1302 Baud 1200 Baud
0 1 1 0 1 1365 Baud 1302 Baud 800 Baud 651 Baud 600 Baud
0 1 1 1 0 683 Baud 651 Baud 400 Baud 326 Baud 300 Baud
0 1 1 1 1 341 Baud 326 Baud 200 Baud 163 Baud 150 Baud
1 0 0 0 0 32.768K Baud 31.250K Baud 19.20K Baud 15.625K Baud 14.40K Baud
1 0 0 0 1 16.384K Baud 15.625K Baud 9600 Baud 7812.5 Baud 7200 Baud
1 0 0 1 0 8192 Baud 7812.5 Baud 4800 Baud 3906 Baud 3600 Baud
1 0 0 1 1 4096 Baud 3906 Baud 2400 Baud 1953 Baud 1800 Baud
1 0 1 0 0 2048 Baud 1953 Baud 1200 Baud 977 Baud 900 Baud
1 0 1 0 1 1024 Baud 977 Baud 600 Baud 488 Baud 450 Baud
1 0 1 1 0 512 Baud 488 Baud 300 Baud 244 Baud 225 Baud
1 0 1 1 1 256 Baud 244 Baud 150 Baud 122 Baud 112.5 Baud
1 1 0 0 0 10.082K Baud 9600 (+0.16%) 5908 Baud 4800 (+0.16%) 4431 Baud
1 1 0 0 1 5041 Baud 4800 Baud 2954 Baud 2400 Baud 2215 Baud
1 1 0 1 0 2521 Baud 2400 Baud 1477 Baud 1200 Baud 1108 Baud
1 1 0 1 1 1260 Baud 1200 Baud 738 Baud 600 Baud 554 Baud
1 1 1 0 0 630 Baud 600 Baud 369 Baud 300 Baud 277 Baud
1 1 1 0 1 315 Baud 300 Baud 185 Baud 150 Baud 138 Baud
1 1 1 1 0 158 Baud 150 Baud 92 Baud 75 Baud 69 Baud
1 1 1 1 1 79 Baud 75 Baud 46 Baud 38 Baud 35 Baud
2.1 MHz 2 MHz 1.2288 MHz 1 MHz 921.6 kHz
Bus Frequency (E clock)

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12.3) Le registre de contrôle SCCR1 (Serial Communication Control Register 1).

Ce registre permet de configurer la liaison SCI, il est utilisé pour contrôler la longueur des données à
traiter et le mode réveil.

b7 b6 b5 b4 b3 b2 b1 b0
SCCR1 R8 T8 0 M WAKE 0 0 0 $102C
Reset X X 0 0 0 0 0 0

• R8: Ce bit contient le neuvième bit de données reçu si M=1.

• T8: Ce bit contient le neuvième bit de données à transmettre si M=1.

• M: détermine le nombre de bits à transmettre.

1 : Transmission avec un bit de start, 9 bits de données et un bit de stop.
0 : Transmission avec un bit de start, 8 bits de données et un bit de stop.

• WAKE: Détermine le type d'action qui va réveiller le récepteur.

1 : Le récepteur sera réveillé si le MSB de la donnée reçue est à 1.
0 : Le récepteur sera réveillé si la ligne RDO est au repos (IDLE LINE).

12.4) Le registre de contrôle SCCR2 (Serial Communication Control Register 2).

Il est le deuxième registre de configuration de la liaison SCI.

b7 b6 b5 b4 b3 b2 b1 b0
SCCR2 TIE TCIE RIE ILIE TE RE RWU SBK $102D
Reset 0 0 0 0 0 0 0 0

• TIE: Transmit Interrupt Enable.

1 : Interruption générée si le bit TDRE du registre SCSR est à un.
0 : Interruption inhibée.

• TCIE: Transmit Complete Interrupt Enable.

1 : Interruption générée si le bit TC du registre SCSR est à un.
0 : Interruption inhibée.

• RIE: Receive Interrupt Enable.

1 : Interruption générée si le bit RDRF du registre SCSR est à un.
0 : Interruption inhibée.

• ILIE: Idle Line Interrupt Enable.

1 : Interruption générée si le bit ILIE du registre SCSR est à un.
0 : Interruption inhibée.

• TE: Transmistter Enable.

1 : Validation de l'émetteur SCI.
0 : L'émetteur de la SCI est inhibé.

• RE: Receive Enable.

1 : Validation du récepteur SCI.
0 : Le récepteur de la SCI est inhibé.

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 32

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• RWU: Receive Wake Up.

1 : Met le récepteur de la SCI en mode sommeil. Il se réveillera conformément au choix fait par le bit
WAKE du SCCR1.
0 : Fonction réveil désactivé.

• SBK: Send Break.

1 : L'émetteur envoie en permanence des blocs de 10 ou 11 zéros.
0 : L'émetteur envoie des blocs de 10 (M=0) ou de 11 zéros (M=1), et passe ensuite en mode
transmission normale.

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 33

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12.5 ) Le registre SCSR (Serial Communication Status Register).

C'est le registre d'état de l'interface SCI.

b7 b6 b5 b4 b3 b2 b1 b0
SCSR TDRE TC RDRF IDLE OR NF FE 0 $102E
Reset 1 1 0 0 0 0 0 0

• TDRE : Transmit Data Register Empty.

1 : Le registre de transmission est vide, une donnée à transmettre peut être écrite dans le registre
SCDR, il est remis à zéro par une lecture du SCSR suivie d'une écriture dans le SCDR.
0 : Le registre de transmission n'est pas libre.

• TC : Transmit Complete
1 : Indique que la transmission d'une donnée est complètement terminée et que par conséquent le
registre de transmission est vide. Il est remis à zéro par une lecture du SCSR suivie d'une écriture
dans le SCDR.
0 : La transmission n'est pas complètement terminée.

• RDRF : Receive Data Register Full.

1 : Le registre de réception est plein, la donnée reçue peut être lue dans le registre SCDR, il est
remis à zéro par une lecture du SCSR suivie d'une lecture du registre SCDR.
0 : Le registre de réception est vide.

• IDLE : Idle Line Detect

1 : Ce bit est mis à un quand la ligne RDI est au repos c'est à dire à 1. Il est remis à zéro par une
lecture du SCSR suivie d'une lecture du registre SCDR. Il ne peut ensuite passer à nouveau à 1 que
si au moins une donnée est reçue avant que la ligne ne devienne à nouveau inactive.

• OR : Overrun Error
1 : Indique une erreur de débordement du récepteur. Ceci se présente lorsqu'une donnée arrive
alors que la précédente n'a pas encore été lue. Il est remis à zéro par une lecture du SCSR suivie
d'une lecture du registre SCDR.

• NF : Noise Flag
1 : Indique la présence de bruit sur la ligne RDI. Il est remis à zéro par une lecture du SCSR suivie
d'une lecture du registre SCDR.

• FE : Framing error.
1 : Indique une erreur de format caractérisée par la non détection de bit de stop. Il est remis à zéro
par une lecture du SCSR suivie d'une lecture du registre SCDR. La réception est bloquée tant que
ce bit n'est pas remis à zéro.

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 34

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13) LE TIMER (TEMPORISATEUR).

Il est implanté autour d'un compteur 16bits TCNT (FREE RUNNING COUNTER) incrémenté
automatiquement par un pré diviseur (la pré division peut être de 1, 2, 4 ou 16 suivant les valeurs des bits
PR1 et PR0 du registre TMSK2) . Ce compteur, associé aux registres de comparaison de sortie (Output
Compare Register : OCR), aux registres de comparaison d'entrée 16 bits (Input Capture Register : ICR)
eux-mêmes en liaison avec les broches ICX et OCX, plusieurs registres de contrôle (TCTL2, CFORC,
OC1M, OC1D, TCTL1, TMSK1 et TMSK2) et aux deux registres d'états (TFLG1 et TFLG2), permet de
réaliser un grand nombre de fonctions:
• Générateur de créneaux de PWM (Pulse Width Modulation).
• Compteur d'événements.
• Mesure de temps.
• Générateur d'interruptions cycliques.

L’utilisation du TIMER nécessite le recours aux interruptions. Voir le chapitre correspondant.

PRESCALER
DIVIDE BY TCNT(HI) TCNT(LO) TOI
1, 4, 8, OR 16 9
MCU 16-BIT FREE RUNNING TOF
E CLK PR1 PR0 COUNTER
TAPS FOR RTI, INTERRUPT REQUESTS
COP WATCHDOG, AND (FURTHER QUALIFIED BY
PULSE ACCUMULATOR I BIT IN CCR)
16-BIT TIMER BUS TO PULSE
ACCUMULATOR
OC1I PIN
8 FUNCTIONS
16-BIT COMPARATOR = OC1F
PA7/OC1/
TOC1 (HI) TOC1 (LO) FOC1 BIT 7
PAI
OC2I
7
16-BIT COMPARATOR = OC2F
PA6/OC2/
TOC2 (HI) TOC2 (LO) BIT 6
FOC2 OC1
OC3I
6
16-BIT COMPARATOR = OC3F
PA5/OC3/
TOC3 (HI) TOC3 (LO) BIT 5
FOC3 OC1
OC4I
5
16-BIT COMPARATOR = OC4F
PA4/OC4/
TOC4 (HI) TOC4 (LO) BIT 4
FOC4 OC1
I4/O5I
4
OC5
16-BIT COMPARATOR =
PA3/OC5/
TI4/O5(HI) TI4/O5 (LO) I4/O5F BIT 3
FOC5 IC4/OC1
16-BIT LATCHCLK IC4
CFORC
I4/O5 FORCE OUTPUT IC1I
COMPARE 3
16-BIT LATCH CLK IC1F BIT 2 PA2/IC1
TIC1 (HI) TIC1 (LO) IC2I
2
16-BIT LATCH CLK IC2F BIT 1 PA1/IC2
TIC2 (HI) TIC2 (LO) IC3I
1
16-BIT LATCH CLK IC3F BIT 0 PA0/IC3
TIC3 (HI) TIC3 (LO)
TFLG 1 TMSK 1 PORT A
STATUS INTERRUPT PIN CONTROL
FLAGS ENABLES
CAPTURE COMPARE BLOCK

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 35

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13.1) Le registre Free Running Counter TCNT.

Après un RESET, le compteur TCNT est positionné à $0000, puis il est incrémenté. Au passage de
$FFFF à $0000, le bit TOF (Timer Overflow Flag) du registre d'état TFLG2 est positionné à un.
Quand on effectue une lecture du registre TCNT on doit commencer par le registre haut TCRH puis
de TCRL car seulement la lecture du registre de poids fort provoque la mémorisation du registre de poids
faible pour une lecture ultérieure, on utilise souvent le registre D car il permet de lire ou d'écrire 16 bits en
une seule instruction.

TCNT TCNTH 15 14 13 12 11 10 9 8 $100E

TCNTL 7 6 5 4 3 2 1 0 $100F

13.2) Les registres Timer Output Compare TOCX (X = 1, 2, 3, 4 ou 5).

Ces registres 16 bits sont chargés avec la valeur de votre choix et lorsque le TCNT atteint cette
valeur, le bit OCXF (Output Compare Flag) du registre d'état TFLG1 est mis à un et la broche OCX est
positionée à l'état haut ou bas suivant l'état des bits OMX et OLX du registre de contrôle TCTL1. Le bit
OCXF peut générer une interruption si le bit OCxI (Output Compare Interrupt) du registre de contrôle
TMSK1 est à un . Le bit OCXF est remis à zéro par l'écriture d'un 1 logique sur le bit OCXF du registre
TFLG1.
Pour écrire dans ce registre, on doit commencer par le registre de poids fort TOCXH puis le registre
de poids faible TOCXL, on utilise souvent le registre D car il permet de lire ou d'écrire 16 bits en une seule
instruction.

TOC1 TOC1H 15 14 13 12 11 10 9 8 $1016

TOC1L 7 6 5 4 3 2 1 0 $1017
TOC2 TOC2H 15 14 13 12 11 10 9 8 $1018
TOC2L 7 6 5 4 3 2 1 0 $1019
TOC3 TOC3H 15 14 13 12 11 10 9 8 $101A
TOC3L 7 6 5 4 3 2 1 0 $101B
TOC4 TOC4H 15 14 13 12 11 10 9 8 $101C
TOC4L 7 6 5 4 3 2 1 0 $101D

13.3) Les registres Timer Input Compare TICX (X = 1, 2, 3 ou 4).

Ces registres 16 bits sont chargés avec la valeur de votre choix et lorsqu’une transition valide (front
montant ou descendant suivant l'état des bits EDGXB et EDGXA du registre de contrôle TCTL2) intervient
sur la broche ICX alors la valeur du registre TCNT est transférée dans le registre TICX et le bit ICXF (Input
Capture Flag) du registre d'état TFLG1 est mis à un . Le bit ICXF peut générer une interruption si le bit ICXI
(Input Capture Interrupt Compare) du registre de contrôle TMSK1 est mis à un. Le bit ICXF est remis à
zéro par l'écriture d'un 1 logique sur le bit OCXF du registre TFLG1.
Pour écrire dans ce registre, on doit commencer par le registre de poids fort TICXH puis le registre
de poids faible TICXL, on utilise souvent le registre D car il permet de lire ou d'écrire 16 bits en une seule
instruction.

TIC1 TIC1H 15 14 13 12 11 10 9 8 $1010

TIC1L 7 6 5 4 3 2 1 0 $1011
TIC2 TIC2H 15 14 13 12 11 10 9 8 $1012
TIC2L 7 6 5 4 3 2 1 0 $1013
TIC3 TIC3H 15 14 13 12 11 10 9 8 $1014
TIC3L 7 6 5 4 3 2 1 0 $1015
TIC4/TOC5 15 14 13 12 11 10 9 8 $101E
TIC4/TOC5L 7 6 5 4 3 2 1 0 $101F

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 36

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13.4) Le registre Timer Control 2 : TCTL2.

b7 b6 b5 b4 b3 b2 b1 b0
TCTL2 EDG4B EDG4A EDG1B EDG1A EDG2B EDG2A EDG3B EDG3A $1021
Reset 0 0 0 0 0 0 0 0

La valeur des bits EDGXB et EDGXA détermine la configuration des entrées de capture.

EDGXB EDGXA Configuration

0 0 Capture de front inhibée.
0 1 Capture sur front montant seulement
1 0 Capture sur front descendant seulement.
1 1 Capture sur front montant et descendant.

13.5) Le registre Control Force Output Compare : CFORC.

b7 b6 b5 b4 b3 b2 b1 b0
CFORC FOC1 FOC2 FOC3 FOC4 FOC5 0 0 0 $100B
Reset 0 0 0 0 0 0 0 0

Ce registre permet de forcer la comparaison OCX sans attendre l'égalité de TCNT et de TOCX, la valeur de
la broche OCX est fonction des bits OMX et OLX du registre TCTL1.

13.6) Le registre Output Compare 1 Mask : OC1M.

b7 b6 b5 b4 b3 b2 b1 b0
OC1M OC1M7 OC1M6 OC1M5 OC1M4 OC1M3 0 0 0 $100C
Reset 0 0 0 0 0 0 0 0

Ce registre permet de déterminer les bits affectés par la sortie OC1 lors de l'égalité entre le registre TOC1
et le registre TCNT, en conjonction avec le registre OC1D.

13.7) Le registre Output Compare 1 Data : OC1D.

b7 b6 b5 b4 b3 b2 b1 b0
OC1D OC1D7 OC1D6 OC1D5 OC1D4 OC1D3 0 0 0 $100D
Reset 0 0 0 0 0 0 0 0

Si le bit OC1MX du registre OC1M est à un, la sortie OCX prendra la valeur du bit OC1DX.

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 37

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13.8) Le registre Timer Control 1 : TCTL1.

b7 b6 b5 b4 b3 b2 b1 b0
TCTL1 OM2 OL2 OM3 OL3 OM4 OL4 OM5 OL5 $1020
Reset 0 0 0 0 0 0 0 0

La valeur des bits OMX et OLX détermine l'état logique de la sortie OCX, lorsqu'il y a égalité entre TOCX et
TCNT.

OMX OLX Etat futur de OCX

0 0 La sortie OCX n'est pas affectée par l'égalité
0 1 Changement d'état: 0 donne 1 et 1 donne 0
1 0 Met à zéro OCX
1 1 Met à un OCX

13.9) Le registre Timer Mask 1 : TMSK1.

Il permet d'autoriser ou d'inhiber les interruptions des OCX ou ICX.

b7 b6 b5 b4 b3 b2 b1 b0
TMSK1 OC1I OC2I OC3I OC4I I4/O5I IC1I IC2I IC3I $1022
Reset 0 0 0 0 0 0 0 0

• OC1I-OC4I: Autorisation de l'interruption OCX.

1 : Interruption générée si OCXF à un.
0 : Interruption inhibée.
• I4/O5I: Autorisation de l'interruption OC5 ou IC4.
1 : Interruption générée si ICXF à un.
0 : Interruption inhibée.
• IC1I-IC3I: Autorisation de l'interruption ICX.
1 : Interruption générée si ICXF à un.
0 : Interruption inhibée.

13.10) Le registre Timer Flag 1 : TFLG1.

C'est le registre d'état des OCX et ICX.

b7 b6 b5 b4 b3 b2 b1 b0
TFLG1 OC1F OC2F OC3F OC4F I4/O5F IC1F IC2F IC3F $1023
Reset 0 0 0 0 0 0 0 0
Tous ces bits sont remis à zéro par écriture d'un 1 logique sur l'indicateur concerné.

• OC1F-OC4F: Indicateur de OCX.

Mis à un à chaque égalité entre TOCX et TCNT.
• I4-O5F: Indicateur de OC5 ou de IC4
Mis à un à chaque égalité entre TOC5 et TCNT, ou changement d'état de IC4 .
• IC1F-IC3F: Indicateur de ICX
Mis à un 1 si l'état de ICX est conforme à la configuration programmée par les bits EDGXB et
EDGXA du registre TCTL2.

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 38

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13.11) Le registre Timer Mask 2 : TMSK2.

Ce registre permet d'autoriser ou d'inhiber les interruptions suivantes :

b7 b6 b5 b4 b3 B2 b1 b0
TMSK2 TOI RTII PAOVI PAII 0 0 PR1 PR0 $1024
Reset 0 0 0 0 0 0 0 0

• TOI : Autorisation ou inhibition de l'interruption de TOI : Timer Overflow Interrupt.

1 : Interruption autorisée.
0 : Interruption inhibée.

• RTII : Autorisation ou inhibition de l'interruption de RTI : Real Time Interrupt.

1 : Interruption autorisée.
0 : Interruption inhibée.

• PAOVI : Autorisation ou inhibition de l'interruption de PAOVI : Pulse Accumulator Overflow

Interrupt.
1 : Interruption autorisée.
0 : Interruption inhibée.

• PAII : Autorisation ou inhibition de l'interruption de PAI : Pulse Accumulator Input Edge

Interrupt.
1 : Interruption autorisée.
0 : Interruption inhibée.

PR1 et PR0 déterminent la valeur de la pré division de l'horloge du TIMER

PR[1:0] Division
00 1
01 4
10 8
11 16

13.12) Le registre Timer Flag 2 : TFLG2.

C'est le registre d'état de TO.

b7 b6 b5 b4 b3 b2 b1 b0
TFLG2 TOF RTIF PAOVF PAIF - - - - $1025
Reset 0 0 0 0 0 0 0 0
Tous ces bits sont remis à zéro par écriture d'un 1 logique sur l'indicateur concerné.

• TOF : Indicateur de TOI : Timer Overflow Interrupt

Mis à 1 quand TCNT passe de $FFFF à $0000.

• RTIF : Indicateur de RTI : Real Time Interrupt.

• PAOVF : Indicateur de PAOVI : Pulse Accumulator Overflow Interrupt.

• PAIF : Indicateur de PAI : Pulse Accumulator Input Edge Interrupt.

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 39

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14) LES INTERRUPTIONS.

14.1) Les sources d'interruptions.
Le µC dispose de 20 sources d'interruptions.
• Les Interruptions externes, action sur les broches IRQ et XIRQ.
• L'instruction SWI (SOFTWARE INTERRUPT). Elle sert en général à un programme moniteur
pour visualiser les registres du µC. Elle ne peut être inhibée.
• 14 interruptions générées par les fonctionnalités internes (SPI, SCI et TIMER), elles peuvent
être inhibées par le bit I du CCR.
• 3 Interruptions d'initialisation COP et RESET.
• 1 Interruption de code instruction illégal.
BEGIN

HIGHEST
PRIORITY
X BIT YES YES
POWER-ON RESET IN CCR XIRQ PIN SET X BIT IN CCR
(POR) SET ? LOW ?
FETCH VECTOR
NO $FFF4, FFF5
NO

DELAY 4064 E CYCLES

HIGHEST
YES
EXTERNAL RESET PRIORITY FETCH VECTOR
INTERRUPT
?
NO

CLOCK MONITOR FAIL

(WITH CME = 1) YES FETCH VECTOR
IRQ ?
$FFF2, FFF3
LOWEST
PRIORITY
NO

COP WATCHDOG
TIMEOUT
(WITH NOCOP = 0)

LOAD PROGRAM COUNTER LOAD PROGRAM COUNTER LOAD PROGRAM COUNTER

WITH CONTENTS OF WITH CONTENTS OF WITH CONTENTS OF
$FFFE, $FFFF $FFFC, $FFFD $FFFA, $FFFB
YES REAL-TIME YES FETCH VECTOR
(VECTOR FETCH) (VECTOR FETCH) (VECTOR FETCH) RTII = 1 ? INTERRUPT $FFF0, FFF1
?
NO NO

YES YES FETCH VECTOR

TIMER
IC1I = 1 ? $FFEE, FFEF
SET BITS S, I, AND X IC1F ?

NO NO
RESET MCU
HARDWARE

BEGIN INSTRUCTION YES YES FETCH VECTOR

1A IC2I = 1 ? TIMER
SEQUENCE $FFEC, FFED
IC2F ?

NO NO

Y BIT X IN
CCR = 1? YES YES FETCH VECTOR
IC3I = 1 ? TIMER
IC3F ? $FFEA, FFEB

N
NO
NO

XIRQ Y STACK CPU

PIN LOW? REGISTERS YES YES FETCH VECTOR
OC1I = 1 ? TIMER
OC1F ? $FFE8, FFE9

N
SET BITS I AND X NO NO

FETCH VECTOR
2A 2B
1B $FFF4, $FFF5

2A 2B

1B
Y FLAG Y FETCH VECTOR
OC2I = 1? OC2F = 1? $FFE6, $FFE7

Y BIT I IN N N
CCR = 1?

Y FLAG Y FETCH VECTOR

N OC3I = 1?
OC3F = 1 $FFE4, $FFE5

N N
ANY I-BIT Y
INTERRUPT STACK CPU
PENDING? REGISTERS
Y FLAG Y FETCH VECTOR
OC4I = 1? OC4F = 1? $FFE2, $FFE3
N

N N
FETCH OPCODE

Y FLAG Y FETCH VECTOR

OC5I = 1? OC5F = 1? $FFE0, $FFE1

STACK CPU Y ILLEGAL

REGISTERS OPCODE? N N

SET BIT I IN CCR N Y Y

FLAG FETCH VECTOR
TOI = 1? TOF = 1? $FFDE, $FFDF

FETCH VECTOR WAI Y STACK CPU N N

$FFF8, $FFF9 INSTRUCTION?
REGISTERS

Y FLAG Y FETCH VECTOR

N PAOVI = 1?
PAOVF = 1 $FFDC, $FFDD

Y SWI N N
STACK CPU ANY
INSTRUCTION? N
REGISTERS INTERRUPT
PENDING? Y Y
FLAG FETCH VECTOR
PAII = 1? PAIF = 1?
N $FFDA, $FFDB
SET BIT I IN CCR Y

N N
FETCH VECTOR Y RTI SET BIT I IN CCR
$FFF6, $FFF7 INSTRUCTION?
FLAGS
Y Y FETCH VECTOR
SPIE = 1? SPIF = 1? OR
MODF = 1? $FFD8, $FFD9
N RESOLVE INTERRUPT
RESTORE CPU PRIORITY AND FETCH
REGISTERS VECTOR FOR HIGHEST N N
FROM STACK EXECUTE THIS PENDING SOURCE
INSTRUCTION SEE FIGURE 5–3
SCI
Y FETCH VECTOR
INTERRUPT?
SEE FIGURE $FFD6, $FFD7
5-4

N FETCH VECTOR
1A $FFF2, $FFF3

END

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 40

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14.2) Déroulement d'une interruption.

En présence d'une interruption :
• Le µC termine l'exécution de l'instruction en cours.
• Il sauvegarde ensuite le contexte dans la pile, c'est à dire qu'il met dans la pile le contenu de tous
registres dans l'ordre suivant :

• Il met le bit I ou X du CCR a 1 pour empêcher la prise en compte d'une autre interruption.
• Il charge le compteur programme PC avec le vecteur correspondant à l'interruption.
• Il exécute le programme d'interruption.
• Lorsqu'il rencontre l'instruction RTI, il restitue le contexte en dépilant le contenu de tous les registres.
• Il reprend le programme où il avait été interrompu.

14.3) L'interruption Défaut d’horloge.

Un circuit interne au µC surveille le bon fonctionnement du circuit d’horloge. En cas de fréquence
insuffisante, une interruption « Clock Monitor Fail » est générée. Le bit CME (Clock Monitor Enable) du
registre OPTION permet de masquer cette interruption.

14.4) L'interruption COP : Computer Operating Properly.

Ce « chien de garde » n’est autre qu’un compteur devant être réinitialisé régulièrement par logiciel.
En cas d’initialisation non réalisée à temps, une interruption « COP Watchdog Time-Out » est générée. Le
bit NOCOP du registre CONFIG permet de masquer cette interruption.

14.5) L'interruption Illegal Opcode.

Lors de la lecture d’un code opératoire incorrect (logiciel fonctionnant incorrectement), une
interruption « Illegal Opcode » est générée.

14.6) L'interruption externe XIRQ.

Elle est la plus prioritaire des interruptions.
Le bit X du registre CCR permet le masquage de cette interruption.

14.7) L'interruption externe IRQ.

Elle peut être sensible à un front descendant ou à un niveau bas suivant la valeur du bit IRQE du
registre OPTION :
- Si le bit IRQE = 0 alors sensible à un niveau bas.
- Si le bit IRQE = 1 alors sensible à un front descendant.
Le bit I du registre CCR permet le masquage de cette interruption.

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 41

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14.8) L'interruption RTI.

Elle correspond à l'interruption de l'horloge temps réel. Si elle est autorisée (bit I du registre CCR à
zéro), elle est déclenchée cycliquement.

14.9) Les interruptions TIMER.

Ces interruptions peuvent être déclenchées par plusieurs sources locales.
• Le changement d'état sur les broches INPUT CAPTURE (TIC1, TIC2, TIC3 ou TIC4).
• L'égalité entre le TIMER et les registres d'OUTPUT COMPARE (TOC1, TOC2, TOC3, TOC4 ou
TOC5).
• Le dépassement de valeur du TIMER, passage de $FFFF à $0000 du registre TCNT.

14.10) L'interruption SCI.

Elle peut être provoquée par les 5 sources locales d'interruptions suivantes :
• La fin de transmission d'une valeur.
• Le registre de transmission est vide.
• La ligne de transmission est libre.
• Le registre de transmission est plein.
• Une valeur n'a pas été relue dans le registre de réception.

S'il y a au moins deux sources locales d'interruptions autorisées, étant donné que le µC ne dispose que d'un
seul vecteur d'interruption pour la SCI, le programme d'interruption lors des premières instructions devra
déterminer qu'elle est la source locale qui a déclenché l'interruption par une lecture du registre d'état
SCSR($102E).

BEGIN

FLAG Y
RDRF = 1?

Y Y Y
OR = 1? RIE = 1? RE = 1?

N N N

Y Y Y
TDRE = 1? TIE = 1? TE = 1?

N N N

Y Y
TC = 1? TCIE = 1?

N N

Y Y Y
IDLE = 1? ILIE = 1? RE = 1?

N N N

NO
VALID SCI REQUEST
VALID SCI REQUEST

14.11) L'interruption SPI.

Elle peut être provoquée par une seule source d'interruption:
• La fin d'émission ou de réception de donnée .

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 42

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14.12) Vecteurs des différentes interruptions.

CCR Local
Vector Address Interrupt Source
Mask Bit Mask
FFC0, C1 – FFD4, D5 Reserved — —
FFD6, D7 SCI Serial System I
• SCI Receive Data Register Full RIE
• SCI Receiver Overrun RIE
• SCI Transmit Data Register Empty TIE
• SCI Transmit Complete TCIE
• SCI Idle Line Detect ILIE
FFD8, D9 SPI Serial Transfer Complete I SPIE
FFDA, DB Pulse Accumulator Input Edge I PAII
FFDC, DD Pulse Accumulator Overflow I PAOVI
FFDE, DF Timer Overflow I TOI
FFE0, E1 Timer Input Capture 4/Output Compare 5 I I4/O5I
FFE2, E3 Timer Output Compare 4 I OC4I
FFE4, E5 Timer Output Compare 3 I OC3I
FFE6, E7 Timer Output Compare 2 I OC2I
FFE8, E9 Timer Output Compare 1 I OC1I
FFEA, EB Timer Input Capture 3 I IC3I
FFEC, ED Timer Input Capture 2 I IC2I
FFEE, EF Timer Input Capture 1 I IC1I
FFF0, F1 Real-Time Interrupt I RTII
FFF2, F3 IRQ (External Pin) I None
FFF4, F5 XIRQ Pin X None
FFF6, F7 Software Interrupt None None
FFF8, F9 Illegal Opcode Trap None None
FFFA, FB COP Failure None NOCOP
FFFC, FD Clock Monitor Fail None CME
FFFE, FF RESET None None

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 43

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15) LISTE DE TOUS LES REGISTRES.

Bit 7 6 5 4 3 2 1 Bit 0
$1000 PA7 PA6 PA5 PA4 PA3 PA2 PA1 PA0 PORTA
$1001 Reserved
$1002 STAF STAI CWOM HNDS OIN PLS EGA INVB PIOC
$1003 PC7 PC6 PC5 PC4 PC3 PC2 PC1 PC0 PORTC
$1004 PB7 PB6 PB5 PB4 PB3 PB2 PB1 PB0 PORTB
$1005 PCL7 PCL6 PCL5 PCL4 PCL3 PCL2 PCL1 PCL0 PORTCL
$1006 Reserved
$1007 DDC7 DDC6 DDC5 DDC4 DDC3 DDC2 DDC1 DDC0 DDRC
$1008 0 0 PD5 PD4 PD3 PD2 PD1 PD0 PORTD
$1009 0 0 DDD5 DDD4 DDD3 DDD2 DDD1 DDD0 DDRD
$100A PE7 PE6 PE5 PE4 PE3 PE2 PE1 PE0 PORTE
$100B FOC1 FOC2 FOC3 FOC4 FOC5 0 0 0 CFORC
$100C OC1M7 OC1M6 OC1M5 OC1M4 OC1M3 0 0 0 OC1M
$100D OC1D7 OC1D6 OC1D5 OC1D4 OC1D3 0 0 0 OC1D
$100E Bit 15 14 13 12 11 10 9 Bit 8 TCNT (High)
$100F Bit 7 6 5 4 3 2 1 Bit 0 TCNT (Low)
$1010 Bit 15 14 13 12 11 10 9 Bit 8 TIC1 (High)
$1011 Bit 7 6 5 4 3 2 1 Bit 0 TIC1 (Low)
$1012 Bit 15 14 13 12 11 10 9 Bit 8 TIC2 (High)
$1013 Bit 7 6 5 4 3 2 1 Bit 0 TIC2 (Low)
$1014 Bit 15 14 13 12 11 10 9 Bit 8 TIC3 (High)
$1015 Bit 7 6 5 4 3 2 1 Bit 0 TIC3 (Low)
$1016 Bit 15 14 13 12 11 10 9 Bit 8 TOC1 (High)
$1017 Bit 7 6 5 4 3 2 1 Bit 0 TOC1 (Low)
$1018 Bit 15 14 13 12 11 10 9 Bit 8 TOC2 (High)
$1019 Bit 7 6 5 4 3 2 1 Bit 0 TOC2 (Low)
$101A Bit 15 14 13 12 11 10 9 Bit 8 TOC3 (High)
$101B Bit 7 6 5 4 3 2 1 Bit 0 TOC3 (Low)
$101C Bit 15 14 13 12 11 10 9 Bit 8 TOC4 (High)
$101D Bit 7 6 5 4 3 2 1 Bit 0 TOC4 (Low)
$101E Bit 15 14 13 12 11 10 9 Bit 8 TI4/O5 (High)
$101F Bit 7 6 5 4 3 2 1 Bit 0 TI4/O5 (Low)
$1020 OM2 OL2 OM3 OL3 OM4 OL4 OM5 OL5 TCTL1
$1021 EDG4B EDG4A EDG1B EDG1A EDG2B EDG2A EDG3B EDG3A TCTL2
$1022 OC1I OC2I OC3I OC4I I4/O5I IC1I IC2I IC3I TMSK1
$1023 OC1F OC2F OC3F OC4F I4/O5F IC1F IC2F IC3F TFLG1
$1024 TOI RTII PAOVI PAII 0 0 PR1 PR0 TMSK2
$1025 TOF RTIF PAOVF PAIF 0 0 0 0 TFLG2
$1026 DDRA7 PAEN PAMOD PEDGE DDRA3 I4/O5 RTR1 RTR0 PACTL
$1027 Bit 7 6 5 4 3 2 1 Bit 0 PACNT
$1028 SPIE SPE DWOM MSTR CPOL CPHA SPR1 SPR0 SPCR
$1029 SPIF WCOL 0 MODF 0 0 0 0SPSR
$102A Bit 7 6 5 4 3 2 1 Bit 0 SPDR
$102B TCLR SCP1 SCP0 RCKB SCR2 SCR1 SCR0 BAUD
$102C R8 T8 0 M WAKE 0 0 0 SCCR1
$102D TIE TCIE RIE ILIE TE RE RWU SBK SCCR2
$102E TDRE TC RDRF IDLE OR NF FE 0 SCSR
$102F R7/T7 R6/T6 R5/T5 R4/T4 R3/T3 R2/T2 R1/T1 R0/T0 SCDR
$1030 CCF 0 SCAN MULT CD CC CB CA ADCTL
$1031 Bit 7 6 5 4 3 2 1 Bit 0 ADR1
$1032 Bit 7 6 5 4 3 2 1 Bit 0 ADR2
$1033 Bit 7 6 5 4 3 2 1 Bit 0 ADR3
$1034 Bit 7 6 5 4 3 2 1 Bit 0 ADR4
$1035 0 0 0 PTCON BPRT3 BPRT2 BPRT1 BPRT0 BPROT
$1036 Reserved
$1037 Reserved
$1038 Reserved
$1039 ADPU CSEL IRQE DLY CME 0 CR1 CR0 OPTION
$103A Bit 7 6 5 4 3 2 1 Bit 0 COPRST
$103B ODD EVEN ELAT(3) BYTE ROW ERASE EELAT EPGM PPROG
$103C RBOOT SMOD MDA IRVNE PSEL3 PSEL2 PSEL1 PSEL0 HPRIO
$103D RAM3 RAM2 RAM1 RAM0 REG3 REG2 REG1 REG0 INIT
$103E TILOP 0 OCCR CBYP DISR FCM FCOP TCON TEST1
$103F EE3(4) EE2(4) EE1(4) EE0(4) NOSEC NOCOP ROMON EEON CONFIG

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 44

 LE MICRO CONTROLEUR MC68HC811E2

16) CARACTERISTIQUES MECANIQUES.

MODB/VSTBY
MODA/LIR
STRB/R/W

STRA/AS

PE7/AN7
PE3/AN3
PE6/AN6
PE2/AN2
EXTAL

VRH
VRL
VSS
E
7 6 5 4 3 2 52 51 50 49 48 47
XTAL 8 1 46 PE5/AN5
PC0/A0/D0 9 45 PE1/AN1
PC1/A1/D1 10 44 PE4/AN4
PC2/A2/D2 11 43 PE0/AN0
PC3/A3/D3 12 42 PB0/A8
PC4/A4/D4 13 41 PB1/A9
PC5/A5/D5 14 MC68HC11E2 40 PB2/A10
PC6/A6/D6 15 39 PB3/A11
PC7/A7/D7 16 38 PB4/A12
RESET 17 37 PB5/A13
XIRQ 18 36 PB6/A14
IRQ 19 35 PB7/A15
PD0/RxD 20 34 PA0/IC3
21 22 23 24 25 26 27 28 29 30 31 32 33
PA7/PAI/OC1
PA6/OC2/OC1
PA5/OC3/OC1
PA4/OC4/OC1
PA3/OC5/OC1
VDD
PD4/SCK
PD1/TxD

PA2/IC1
PA1/IC2
PD2/MISO
PD3/MOSI

PD5/SS

MC68HC811E2 Pin Assignments (52-Pin PLCC)

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 45

 LE MICRO CONTROLEUR MC68HC811E2

17) REFERENCES.

MC 68 HC P 7 11XX B C FN 3 R2

QUALIFICATION LEVEL
MC — FULLY SPECIFIED AND QUALIFIED
XC — PILOT PRODUCTION DEVICE
PC — ENGINEERING SAMPLE

NUMERIC DESIGNATOR (OPTIONAL)

OPERATING VOLTAGE RANGE

HC — HCMOS (VDD= 5.0 VDC±10%)
L — HCMOS (VDD= 3.0 VDC TO 5.5 VDC)

COP OPTION (ONLY ON A-SERIES DEVICES)

NONE — COP DISABLED
P — COP ENABLED

MEMORY TYPE
BLANK — MASKED ROM OR NO ROM
7 — EPROM/OTPROM
8 — EEPROM

BASE PART NUMBER

11A8, 11D3, 11E9, 11K4, ETC.

MONITOR MASK
NONE — BLANK
B — BUFFALO

TEMPERATURE RANGE
NONE — 0°C TO 70°C
C — – 40°C TO 85°C
V — – 40°C TO 105°C
M — – 40°C TO 125°C

PACKAGE TYPE
FN — 44/52/68/84-PIN PLCC
FS — 44/52/68/84-PIN CLCC
FU — 64/80-PIN QFP
FB — 44-PIN QFP
PV — 112-PIN TQFP
PU — 80/100-PIN TQFP
PB — 52-PIN TQFP
P — 40/48-PIN DIP
S — 48-PIN SDIP

MAXIMUM SPECIFIED CLOCK SPEED

2 — 2.0 MHz
3 — 3.0 MHz
4 — 4.0 MHz

TAPE AND REEL OPTION

NONE — STANDARD PACKAGING
R2 — TAPE AND REEL PACKAGING

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 46

 LE MICRO CONTROLEUR MC68HC811E2

18) FAMILLE HC11.

Part Number EPROM ROM EEPROM RAM CONFIG2 Comments

MC68HC11A8 — — 512 256 $0F Family Built Around This Device
MC68HC11A1 — — 512 256 $0D ’A8 with ROM Disabled
MC68HC11A0 — — — 256 $0C ’A8 with ROM and EEPROM Disabled
MC68HC811A8 — — 8K + 512 256 $0F EEPROM Emulator for ’A8
MC68HC11E9 — 12K 512 512 $0F Four Input Capture/Bigger RAM 12K ROM
MC68HC11E1 — — 512 512 $0D ’E9 with ROM Disabled
MC68HC11E0 — — — 512 $0C ’E9 with ROM and EEPROM Disabled
MC68HC811E2 — — 2K1 256 $FF3 No ROM Part for Expanded Systems

MC68HC711E9 12K — 512 512 $0F One-Time Programmable Version of ’E9

MC68HC11D3 — 4K — 192 N/A Low-Cost 40-Pin Version
MC68HC711D9 4K — — 192 N/A One-Time Programmable Version of ’D3
MC68HC11F1 — — 5121 1K $FF3 High-Performance Non-Multiplexed 6B-Pin

MC68HC11K4 — 24K 640 768 $FF > 1 Mbyte memory space, PWM, CS, 84-Pin
MC68HC711K4 24K — 640 768 $FF One-Time Programmable Version of ’K4
MC68HC11L6 — 16K 512 512 $0F Like ’E9 with more ROM and more I/O, 64/68
MC68HC711L6 16K — 512 512 $0F One-Time Programmable Version of ’L4
1. The EEPROM is relocatable to the top of any 4 Kbyte memory page. Relocation is done with the upper four bits of
the CONFIG register.
2. CONFIG register values in this table reflect the value programmed prior to shipment from Motorola.
3. At the time of this printing a change was being considered that would make this value $0F.

19) BIBLIOGRAPHIE.

M68HC11 REFERENCE MANUAL (Motorola) : Hc11rm.pdf

M68HC11 E SERIES HCMOS MICROCONTROLLER UNIT (Motorola) : E_series.pdf

M68HC11A8 MICROCONTROLLER UNIT (Motorola) : 11a8bk.pdf

Philippe LECARDONNEL & Philippe LETENNEUR - GRANVILLE - 2002 - page 47