Ministère de l’Enseignement Supérieur et de la Recherche Scientifique
Direction Générale des Etudes Technologiques
Institut Supérieur des Etudes Technologiques de Bizerte
Département Technologies de L’Informatique
TD N°1 : SYNTHESE VHDL
ENSEIGNANT : ATTIAOUI .R CLASSE : SEM 3 A .U 2019 * 2020
Exercice N°1 :
1) Répondre aux questions suivantes :
a- Quesque un Langage VHDL ?
b- Quelles sont les principales caractéristiques du langage VHDL ?
c- De quoi se compose une description VHDL ?
2) Soit un exempl du code d’un décodeur 1 parmi 4 :
Donner le nom de chaque structure d’une description VHDL:
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.numeric_std.all;
--décodeur
--un parmi quatre
Entity DECOD1_4 is
Port (IN0, IN1: in std_logic;
D0, D1, D2, D3: out std_logic);
End DECOD1_4;
Architecture DESCRIPTION of DECOD1_4 is
Begin
D0 (not (IN1) and not (IN0));
D1 (not (IN1) and not (IN0));
D2 (IN1) and not (IN0));
D3 (IN1) and IN0);
End DESCRITPTION ;
Exercice N°2:
Soit le codes VHDL suivant corrige les erreurs :
Library ieee
ieee.std_logic_1164.all;
//declaration de ENTITE
Entity FLIP_FLOP is
Port (Q : in std_logic ,
D ; clk ; rstb : out std_logic);
End EXEMPLE;
Exercice N°3 :
Soit le shema logique suivant :
Ecrire l’entité qui convient :
Corriger TD N°1
Exercice N°1 : VHDL est un langage de description de matériel destiné à
représenter le comportement ainsi que l'architecture d'un
Quesque un Langage VHDL ? système électronique numérique. Son nom complet est
VHSIC Hardware Description Language.
Quelles sont les principales caractéristiques du – Standard (indépendant du logiciel ⇒ échange facile)
langage VHDL ? – Méthodologies de conception diverses
– Outil complet (design, simulation, synthèse)
– Haut niveau d’abstraction (indépendant de la
technologie)
De quoi se compose une description VHDL ? Une description VHDL est composée de 2 parties
indissociables à savoir :
- L’entité (ENTITY), elle définit les entrées et
sorties.
- L’architecture (ARCHITECTURE), elle contient
les
instructions VHDL permettant de réaliser le
fonctionnement attendu.
1) Soit un exemple du code d’un décodeur Library ieee ;
Déclaration des bibliothèques
1 parmi 4 : Use ieee.std_logic_1164.all;
Donner le nom de chaque structure d’une description Use ieee.numeric_std.all;
VHDL:
--décodeur
Commentaires
--un parmi quatre
Déclaration de
Entity DECOD1_4 is
Port (IN0, IN1: in std_logic;
l’entité
D0, D1, D2, D3: out std_logic);
End DECOD1_4;
Architecture DESCRIPTION of DECOD1_4 is
Begin
Déclaration de
D0 (not(IN1) and not(IN0)); l’architecture
D1 (not(IN1) and not(IN0));
D2 (IN1)and not(IN0));
D3 (IN1) and IN0);
End DESCRITPTION;
Library ieee ;
Exercice N°2: Use ieee.std_logic_1164.all;
Soit le codes VHDL suivant corrige les Use ieee.numeric_std.all;
erreurs :
Library ieee --declaration de ENTITE
ieee.std_logic_1164.all; Entity FLIP_FLOP is
Port (D , clk , rstb :in std_logic ;
//declaration de ENTITE Q : out std_logic) ;
Entity FLIP_FLOP is
Port (Q : in std_logic , End FLIP_FLOP;
D ; clk ; rstb : out
std_logic);
End EXEMPLE;
Exercice N°3 :
Soit le shema logique suivant :
Ecrire l’entité qui convient :
