C

DSP 1 Gnralits
Oprateur

Interface H-M
Unit de contrle Systme embarqu

Logiciel

Capteurs ADC Unit de traitement DAC Actionneurs

Mmoire Alimentations
Ports ROM RAM
E/S

Autres systmes

ENVIRONNEMENT EXTERNE

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 C
DSP 1 Gnralits

Pourquoi faire appel une unit programmable?

Pourquoi ne pas utiliser une solution totalement matrielle ?
Exemple: A IF (C==0)
B MUX X X=A;
vs ELSE
X=B;
C
Hardware (HW): Software (SW):
L'architecture est conue pour raliser Permet de spcialiser plus rapidement et plus
toujours la mme fonction. Il n'y a pas de facilement un SNT.
programme. Mise au point du systme facile et rapide
Solution Chre Solution de faible cot.

Temps dexcution Rapide Solution moins Rapide

Le SW domine le cot dans la plupart des systmes de traitement numrique (STN).

La part du logiciel dans les STN ne cessent daugmenter.
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 C
DSP 1 Gnralits

Courbe d'volution
du cot par rapport
la complexit:

A retenir:
si la fonction raliser est simple une logique cble
si le nombre d'units raliser est trs important circuits intgrs ddi
en logique cble pour les fonctions simples, sinon circuit programmables

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 C
DSP 1 Gnralits

Un systme p est une combinaison entre un p et divers circuits annexes.

Bus

Entres

Sorties

Stockage Gestion du systme Communication

du programme Excution du programme Adaptation lectrique
des donnes
Microprocesseur priphriques
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 C
DSP 1 Gnralits

Larchitecture Von Neumann :

Un seul chemin d'accs la mmoire Mmoire
o Un bus de donnes (programme et Donnes et

instructions
donnes),
o Un bus dadresse (programme et AB DB

donnes)
Architecture des processeurs dusage gnral CPU
Goulot d'tranglement pour l'accs la
mmoire Bande passante
limite
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 C
DSP 1 Gnralits

Larchitecture Harvard : Mmoire

Une Sparation des mmoires programme et
Donnes
donnes
o Un bus de donnes programme,
o Un bus de donnes pour les donnes, AB DB
o Un bus dadresse programme, CPU
o Un bus dadresse pour les donnes. AB
Meilleure utilisation du CPU :
o Chargement du programme et des
donnes en parallle Mmoire
Excution des oprations programme
en parallle
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 C
1 Gnralits
DSP

Mmoire
Van
Donnes
Neumann
CPU
Mmoire
Compatibilit
programme

Harvard Bus
MUX externes

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 C
DSP 1 Gnralits

Pour concevoir un systme embarqu "intelligent", deux solutions

principales :
des architectures existantes (microcontrleurs)
des architectures ddies (FPGA, ASIC)

Architectures existantes Architectures spcifiques

Ddis GPP Ddis Ddis
Emb. TNS
P ASIC FPGA
C DSP

TRAITEMENT SEQUENTIEL TRAITEMENT PARALLELE

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 C
DSP 1 Gnralits

Vitesse

Composants
logiques classiques DSPs

Microcontrleurs

Microprocesseurs

Spcialisation
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 C
DSP 1 Gnralits
Couche ISA (Instruction Set Architecture):
Cest linterface entre le logiciel et le matriel
Cest le langage intermdiaire commun aux diffrents
langages de haut niveau

Programme
C Fortran

Compilation
Logiciel (Software)
Couche ISA
Matriel (Hardware)
Excution du programme ISA
par le matriel

Matriel
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 C
DSP 1 Gnralits
Jeu dinstruction:
Ensemble des commandes primitives que le programmeur
peut utiliser sur une machine.

Une instruction est dcoupe en champs :

Un code opration (Opcode)
Des informations complmentaires sur
lemplacement des donnes sources et de la
destination (Opde)

Format gnral : Instruction: Taille (n,m

(n,m))
Dsignation des
Code opration n
oprandes m

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 C
DSP 1 Gnralits
Jeu dinstruction:
Objectifs diffrents selon les classes dapplications
Vitesse maximale (PC, serveurs)
Taille de code minimale (embarqu)
Consommation
o essentiel pour embarqu
o important pour tous
Taille des instructions
Fixe
Variable
Modles dexcution :
Architecture processeur (RISC-CISC)

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 C
DSP 1 Gnralits
Modles dexcution:
Objectifs:
Performance
o Pipeline efficace
Instructions de longueur fixe
Dcodage simple
Modes dadressage simples
Taille du code
o Minimiser la taille des instructions
Instructions de longueur variable (ou fixe)
o Accs aux donnes efficace
Modes dadressage complexes et efficaces pour applications
vises
Compatibilit avec les gnrations prcdentes
o Fondamental pour les GPP
o Moins important pour processeurs plus spcialiss (embarqu, DSP)

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 C
DSP 1 Gnralits
Modles dexcution:
Modles dexcution (n,m)
n : nombre doprandes par instruction
m : nombre doprandes mmoire par instruction

Les modes principaux

RISC : (3,0) Reduced Instruction Set Computer
o Instructions de longueur fixe
o Load et Store : seules instructions mmoire

CISC : Tout les reste Complex Instruction Set Computer

o Instructions de longueur variable
o IA-32 : (2,1)
o Pile (0,0)
Tous les oprandes sont accds via la pile

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 C
DSP 1 Gnralits
Modles dexcution: RISC vs CISC
Critres : (Rappel)

La complexit du jeu d'instruction dpend

du format de l'instruction et des donnes,
des modes d'adressage,
du jeu de registres,
des instructions de contrle de flot.

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 C
DSP 1 Gnralits
Modles dexcution: RISC vs CISC
CISC :

Plusieurs modes dadressages mmoires possible;

Grand nombre dinstructions
Codage des instructions variables : le nombre doctets
ncessaire pour le codage des instructions est variable
Pour une tache donne, une machine CISC excute ainsi
un petit nombre dinstructions mais chacune ncessite
un plus grand nombre de cycles dhorloge.

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 C
DSP 1 Gnralits
Modles dexcution: RISC vs CISC
RISC :
Peu dinstructions (simples) :une diminution de la
complexit de la partie unit de commande
Peu de modes dadressage
Taille fixe des instructions
Chacune de ces instructions sexcute ainsi en un cycle
dhorloge
Au moins 16 registres + qlqs registres flottants
Seules deux instructions accdent la mmoire
load/store;
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 C
DSP 1 Gnralits
Modles dexcution: RISC vs CISC
Architecture RISC Architecture CISC
Instructions simples ne prenant Instructions complexes prenant
quun seul cycle plusieurs cycles
Instructions au format fixe Instructions au format variable
Dcodeur simple (cbl) Dcodeur complexe (microcode)
Beaucoup de registres Peu de registres
Seules les instructions LOAD et Toutes les instructions sont
STORE ont accs la mmoire susceptibles daccder la Mmoire
Peu de modes dadressage Beaucoup de modes dadressage
Compilateur complexe Compilateur simple

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 C
DSP 1

Microcontrleur

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 C
DSP 1 Microcontrleur

Entres

Sorties

Microcontrleur
Entres =
Microprocesseur + Mmoires + Ports
Sorties
intgrs dans le mme botier

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 C
DSP 1 Microcontrleur
Dfinition:
Un microcontrleur (MCU) est un composant lectronique
qui intgre:
Un microprocesseur (MPU),
De la mmoire de donne ,
De la mmoire programme ,
Des interfaces parallles pour la connexion des entres /
sorties,
Des interfaces sries (synchrone ou asynchrone) pour le
dialogue avec dautres units,
Des Timers pour gnrer ou mesurer des signaux avec une
grande prcision temporelle,
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 C
DSP 1 Microcontrleur
Dfinition:
Le microcontrleur est dimensionn pour lembarqu. Il est
beaucoup plus facile mettre en uvre quun microprocesseur

Avantages
- Encombrement rduit Mmoire
- Circuit imprim peu
complexe
- Faible consommation
D
- Cot rduit P B
A
Inconvnients B
C
- Systme de dveloppement B
onreux
Circuits E/S
- Programmation ncessitant
un matriel adapt
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 C
DSP 1 Microcontrleur
Description:
C.P.U. (MICROPROCESSEUR):

Excute le programme qui donne vie aux applications. Elle est

compose de plusieurs lments internes :
Accumulateurs,
Registres auxiliaires,
Registres dindex,
Compteur programme,
Unit arithmtique et logique (ALU),
Registre code condition

CPU = UAL + unit de contrle CPU + registres CPU

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 C
DSP 1 Microcontrleur
Description:
MMOIRES PROGRAMMES:

Ce dispositif contient les instructions du programme que doit

excuter le microprocesseur.
ROM : dont le contenu est programm lors de sa fabrication.
PROM : programmable lectriquement une seule fois par le
dveloppeur ;
EPROM : programmable lectriquement et effaable aux UV,
EEPROM programmable et effaable lectriquement.

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 C
DSP 1 Microcontrleur
Description:
MMOIRES DONNES:

Ce dispositif permet de mmoriser temporairement les donnes

gnres par le microprocesseur pendant les diffrentes phases du
traitement numrique (rsultats doprations, tats des capteurs...).
Ces mmoires sont accessibles en criture et en lecture.

Les applications font plus souvent appel

des manipulations d'entres/sorties.

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 C
DSP 1 Microcontrleur
Description:
INTERFACE PARALLLE.
Ce type dinterface, rpartie sur plusieurs ports (maximum 8 bits),
permet de prendre en compte des tats logiques appliqus en entre
(tat de capteurs) ou de gnrer des signaux binaires en sortie
(commande dactionneurs).
Les broches de ces ports peuvent donc tre configures en entre ou
en sortie.
On trouve gnralement :
o Un registre de direction pour une configuration en entre ou en
sortie,
o Un registre de donne recopiant les tats logiques de chaque
broche de port,
o Un registre doption permettant les configurations en E/S.

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 C
DSP 1 Microcontrleur
Description:
INTERFACE PARALLLE.
o Caractrise par un transfert simultan de tous le
bits dun mme mot.
o Ncessite autant de conducteurs quil y a de bits
transmettre et un conducteur commun (liaison
asymtrique) ou autant de paires que de fils si la
masse nest pas commune (liaison symtrique).
o Un conducteur supplmentaire peut tre utilis pour
transmettre un signal qui assurera la
synchronisation entre les intervalles dmission et
ceux de rception
o Autorise une grande vitesse de transmission (dbit).
o Un cot lev (nombre de conducteurs)
o Une distance franchissable limite rservent la
transmission parallle aux liaisons de processeur
processeur

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 C
DSP 1 Microcontrleur
Description:
INTERFACE SRIE.
Les donnes envoyes ou reues se prsentes sous la forme dune
succession temporelle (sur un seul bit) de valeurs binaires images dun
mot.
o Ncessite une interface de conversion pour
srialiser les bits l'mission (conversion
parallle/srie) et les dsrialiser la rception
(conversion srie/parallle).
o Ne ncessite, pour la transmission des donnes,
que deux conducteurs, dun cot moins
important, elle est utilis pour les transmissions
sur des distances importantes.
o Les vitesses de transmission et de rception
doivent tre identiques (bits/s ou bauds).
o Modes simplex, half-duplex et full-duplex

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 C
DSP 1 Microcontrleur
Description:
INTERFACE SRIE.
o Synchrone
SCLK
Sout
UNIT UNIT
Sin t
MATRE ESCLAVE SOUT ou SIN
Sclk
D7 D6 D5 D4 D3 D2 D1 D0
t
o Asynchrone

STOP
START
RXD RXD

PARIT

DE
UNIT UNIT

DE

BIT
BIT
TXD
MATRE ESCLAVE OU
RXD
TXD TXD D0 D1 D2 D3 D4 D5 D6 P

TRAMES t

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 C
DSP 1 Microcontrleur
Description:
LE CAN:

Le CAN intgr dans les microcontrleurs est gnralement du

type Approximations successives. Il possde plusieurs entres
multiplexes accessibles via les broches des ports de linterface
parallle.

Le CAN possde normalement 2 registres :

Un registre de donnes contenant le rsultat de la conversion,
Un registre de contrle permettant de lancer et de surveiller
la conversion.

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 C
DSP 1 Microcontrleur
Description:
LE TIMER:

Le Timer permet de raliser les fonctions suivantes :

Gnration dun signal priodique modul ou non en
largeur dimpulsion,
Gnration dune impulsion calibre,
Temporisation,
Comptage d'vnements.

Plusieurs registres associs au Timer permettent de configurer les

diffrents modes dcrits prcdemment.

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 C
DSP 1 Microcontrleur
Description:
LE CHIEN DE GARDE:

Ce dispositif est un systme anti-plantage du microcontrleur. Il

sassure quil ny ait pas d'excution prolong dune mme suite
dinstructions.
Un compteur pr-chargeable se dcrmente rgulirement au
rythme de la frquence dhorloge. Si aucun pr-chargement nest
effectu avant quil natteigne la valeur 0 un Reset est gnr
relanant ainsi le microcontrleur.

Il faut donc penser pr-charger rgulirement ce

chien de garde par programme lorsquil est activ.

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 C
DSP 1 Microcontrleur
Familles gnriques:

ROM / EPROM /

E / S LOGIQUES

ANALOGIQUES
RFRENCE

FABRICANT

EEPROM

ENTRES
VITESSE

FLASH

TIMER
RAM
8051 Intel 12 Mhz 128 o 4 Ko X 32 2 0
16C71 Microchip 20 Mhz 36 o 1Kx14 X 13 1 4
6805 S2 Motorola 4 MHz 64 1 Ko X 16 2 8
68HC11 A1 Motorola 8 MHz 256 o X 512 22 1 8
AT90S 8515 Atmel 20 MHz 512 o 4 Ko 512 32 3 8
ST 6265 Thomson 8 MHz 128 o 4 Ko 64 o 21 2 13

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 C
DSP 1

Le microcontrleur 68HC11

UH II Casa ENSET Mohammedia Prof. A. RAIHANI 34

 C
DSP 1 Microcontrleur: 68HC11
Prsentation:
La famille 68HC11 est la plus puissante des familles de
microcontrleurs 8 bits de Motorola.

Selon les versions:

RAM : de 256 octets 1Ko,
ROM : de 8 24 Ko (ou EPROM)
EEPROM : de 512 2048 octets.

o Sa particularit est de possder une ALU et des registres internes

sur 16 bits mais le bus de donnes reste sur 8 bits.
o Il adresse jusqu 64 Ko de mmoire.
o Son jeu dinstructions est driv de ces anctres (68xx)

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 C
DSP 1
LES MICROCONTROLEURS:
68HC11 STRUCTURE INTERNE
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 C
DSP 1 Microcontrleur: 68HC11
Principales caractristiques:

DEVICE RAM ROM EPROM EEPROM

MC68HC11E0 512 - - -

MC68HC11E1 512 - - 512

MC68HC11E8 512 12K - -

MC68HC11E9 512 12K - 512

MC68HC11E20 768 20K - 512

MC68HC711E20 768 - 20K 512

MC68HC811E20 256 - - 2048

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 C
DSP 1 Microcontrleur: 68HC11
Les registres:

A B Accumulateurs A et B : 8 bits
D Accumulateurs D (A:B) : 16 bits

X Registre dindex X : 16 bits

Y Registre dindex Y : 16 bits

SP Pointeur de pile S: 16 bits

PC Compteur programme : 16 bits

CCR Registre code condition: 8 bits

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 C
DSP 1 Microcontrleur: 68HC11
Les accumulateurs:

A B Il existe deux registres appels accumulateurs

correspondant un octet.
Ils sont nots A et B et servent faire toutes
sortes de manipulations sur des donnes de 8
bits.
D On peut y stocker temporairement une valeur,
faire une opration sur cette valeur l'intrieur
de l'accumulateur ou encore utiliser cet Acc
pour ranger la donne en mmoire.

La concatnation des accumulateurs A et B

constituent ce qui est appel le registre D

UH II Casa ENSET Mohammedia Prof. A. RAIHANI 39

 C
DSP 1 Microcontrleur: 68HC11
Les registres Index:
b15 b0 Le registre X :
X A l'instar de A et B, c'est un registre tout
faire mais il peut manipuler une donne de
Y deux octets. Par ailleurs, il est trs utile en
tant qu'index lorsque le C excute une
instruction utilisant un adressage index.

Le registre Y :
Il joue le mme rle que X si ce n'est que
toute instruction utilisant Y plutt que X se
code sur un octet supplmentaire donc son
excution est alors plus lente.

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 C
DSP 1 Microcontrleur: 68HC11
Les registres SP:
b15 b0 Le registre SP (Stack Pointer) :
SP o C'est le pointeur de pile.
o Il indique en permanence la prochaine
adresse libre de la pile. La pile est une
zone de mmoire que l'on peut utiliser
pour ranger momentanment des donnes
avant de s'en servir nouveau selon un
principe LIFO.
o On peut donc empiler puis dpiler des donnes ce qui signifie que la
pile est de taille variable.
o Le registre SP indique en quelque sorte la hauteur de la pile.
o Il existe des instructions pour empiler puis dpiler des donnes.

UH II Casa ENSET Mohammedia Prof. A. RAIHANI 41

 C
DSP 1 Microcontrleur: 68HC11
Le registre PC:
b15 b0

PC
Le registre PC (Program Counter) :
Ce registre appel compteur ordinal contient
l'adresse de la prochaine instruction du
programme qui sera excute.
Il permet donc au C de grer la squence des
instructions du programme, en particulier lors
des boucles.
Il est incrment automatiquement par la taille
de linstruction.

UH II Casa ENSET Mohammedia Prof. A. RAIHANI 42

 C
DSP 1 Microcontrleur: 68HC11
Le registre CCR:
Code Condition Register :
b7 b0

S X H I N Z V C

Carry
Stop Disable
Overflow
X-Interrupt Mask
Zero
Half Carry
Negative
I-Interrupt Mask
UH II Casa ENSET Mohammedia Prof. A. RAIHANI 43
 C
DSP 1 Microcontrleur: 68HC11
Le registre CCR:

Bit 0 (C: Carry): le rsultat de la dernire opration a caus

une retenue

Bit 1 (V: overflow): le rsultat de la dernire opration a caus

un dbordement en complment 2.

Bit 2 (Z: Zero): le rsultat de la dernire opration est nul. Dans

la cas dune comparaison, Z=1 galit

Bit 3 (N: ngatif): le rsultat de la dernire opration est ngatif

en complment 2.

UH II Casa ENSET Mohammedia Prof. A. RAIHANI 44

 C
DSP 1 Microcontrleur: 68HC11
Le registre CCR:

Bit 4 (I: masque dinterruption): I=1 ===> IRQ ignores

Bit 5 (H: demi-retenue): permet des opration sur des

oprandes cods en dcimal

Bit 6 (X: masque dinterruption): I=1 ===> XIRQ ignores

Bit 7 (S: Ignorer Stop): S=1, linstruction STOP est ignore.

UH II Casa ENSET Mohammedia Prof. A. RAIHANI 45

 C
DSP 1 Microcontrleur: 68HC11
Plan mmoire:

UH II Casa ENSET Mohammedia Prof. A. RAIHANI 46

 C
DSP 1 Microcontrleur: 68HC11
Plan mmoire:

Signle Chip: fonctionnement autonome, tous les ports sont disponibles par
contre la mmoire est limite la mmoire interne.

UH II Casa ENSET Mohammedia Prof. A. RAIHANI 47

 C
DSP 1 Microcontrleur: 68HC11
Plan mmoire:

Expanded : ce mode permet dtendre la capacit mmoire ainsi que les

priphriques par ladjonction de boitiers externes

UH II Casa ENSET Mohammedia Prof. A. RAIHANI 48

 C
DSP 1 Microcontrleur: 68HC11
Plan mmoire:

Expanded : lensemble devient plus puissant mais le matriel

plus complexe et deux ports sonts perdus
UH II Casa ENSET Mohammedia Prof. A. RAIHANI 49
 C
DSP 1 Microcontrleur: 68HC11
Plan mmoire:

Bootstrap : lors de RESET, un logiciel interne (BOOTLOADER) tlcharge

automatiquement en mmoire un prog provenant de la liaison
srie asynchrone et lexcute.
UH II Casa ENSET Mohammedia Prof. A. RAIHANI 50
 C
DSP 1 Microcontrleur: 68HC11
Plan mmoire:

Special test : destin au dpart aux tests de production de Motorola. Ce mode

peut tre utilis pour le dveloppement en particulier pour
lmulation, il permet entre autre de modifier le registre
CONFIG aprs le RESET
UH II Casa ENSET Mohammedia Prof. A. RAIHANI 51
 C
DSP 1 Microcontrleur: 68HC11
Modes dadressage:

Adressage Inhrent:

TAB, INCA, INX, RTI, RTS, ROLA, etc.

Adressage Immdiat: #

LDAA #$4F
ADDA #127
LDX #$0100

UH II Casa ENSET Mohammedia Prof. A. RAIHANI 52

 C
DSP 1 Microcontrleur: 68HC11
Modes dadressage:

Adressage Etendu:

LDAA $1000
STAA $1001

Adressage Direct:

LDAA $00
STAA $FF

UH II Casa ENSET Mohammedia Prof. A. RAIHANI 53

 C
DSP 1 Microcontrleur: 68HC11
Modes dadressage:

Adressage Index:

LDX #$1000
CLR 0,X
LDAA $FF,X
Adressage Relatif:

BRA suite
..
..
suite . (-128 < offset < 127)

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 C
DSP 1 Microcontrleur: 68HC11
Jeu dinstructions:
Charger et Enregistrer
LDAA/B, LDD/S/X/Y, PSHA/B/X/Y, PULA/B/X/Y,
STAA/B, STD/S/X/Y, TAB, TAP, TBA, TPA, TSX/Y,
TXS/TYS, XGDX/Y

Arithmtiques:
ABA, ADCA/B, ADDA/B, ADDD, ANDA/B, CBA,
CLRA/B/M, CMPA/B, COMA/B/M, CPD, DAA,
DECA/B/M, EORA/B, FDIV, INCA/B/M, MUL,
NEGA/B/M, ORAA/B, SBA, SBCA/B, SUBA/B, SUBD,
TSTA/B/M
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 C
DSP 1 Microcontrleur: 68HC11

Dcalage-rotation

ASLA/B/M, ASLD, ASRA/B/M, LASLA/B/M, LSLD,

LSRA/B/M, LSRD, ROLA/B/M, RORA/B/M

oprations sur les bits:

BCLR, BSET, BITA/B

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 C
DSP 1 Microcontrleur: 68HC11
Jeu dinstructions:
Registre Index:

ABX/Y, CPX/Y, DES, DEX/Y, INS, INX/Y

Branchement-contrle:
BCC, BCS, BEQ, BGE, BGT, BHI, BHS, BLE, BLO, BLS,
BLT, BMI, BNE, BPL, BVC, BVS, BRA, BSR, BRCLR,
BRSET, JMP, JSR, RTI, RTS, STOP, SWI, WAI
Oprations CCR:

CLC/I/V, SEC/I/V

UH II Casa ENSET Mohammedia Prof. A. RAIHANI 57

 C
DSP 1 Microcontrleur: 68HC11
Priphriques intgrs:
Port parallle digitaux en entre, en sortie ou en E/S
Port analogique analogiques
Port de communication srie UART suivant la norme NRZ
Port de communication srie SPI vers dautres circuits
Timer (production de signaux, mesure de frquence, de dlais,
)
Accumulateurs dimpulsions
Chien de garde (Watch Dog)
Gnrateur dinterruptions priodiques
EEPROM

UH II Casa ENSET Mohammedia Prof. A. RAIHANI 58

 C
DSP 1 Microcontrleur: 68HC11
Ports parallles digitaux:

Port Input Output Bidirectional

pins pins pins
Port A 3 3 2
Port B - 8 -
Port C - - 8
Port D - - 6
Port E 8 - -

UH II Casa ENSET Mohammedia Prof. A. RAIHANI 59

 C
DSP
Les registres associs au port A 1 Microcontrleur: 68HC11

Port A:
Le port A est un port parallle usage gnral
partag avec le TIMER et laccumulateur
dimpulsions

Le registre PORTA: (port A data) accessible en lecture/criture

RESET - 0 0 0 0 - - -
$1000 PA7 PA6 PA5 PA4 PA3 PA2 PA1 PA0

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 C
DSP
Les registres associs au port A 1 Microcontrleur: 68HC11

Le registre PACTL: (Pulse Accumulator Control) accessible en

lecture/criture

RESET 0 0 0 0 0 0 0 0
$1000 DDRA7 PAEN PAMOD PEDGE DDRA3 I4/05 RTR1 RTR0

DDRA7: Data Direction for Port A Bit 7

0 = Input
1 = Output
PAEN : Pulse Accumulator System Enable
PAMOD: Pulse Accumulator Mode
PEDGE : Pulse Accumulator Edge Control
DDRA3: Data Direction for Port A Bit 3
0 = Input
1 = Output
I4/O5: Input Capture 4/Output Compare 5
RTR[1:0] : RTI Interrupt Rate Select
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 C
DSP 1 Microcontrleur: 68HC11
Port B:
En mode Single-Chip, les broches de ce port sont des sorties usage
gnral.
En mode tendu, les broches constituent loctet de poids fort de
ladresse.
En fonctionnement en port dusage gnral, le positionnement des
lignes du port B se fait en crivant dans le registre PORTB.

le sens de transfert du Port B est fig (sortie), donc pas de registre de

direction.

RESET 0 0 0 0 0 0 0 0
$1004 PB7 PB6 PB5 PB4 PB3 PB2 PB1 PB0
ADDR1 ADDR1 ADDR1 ADDR1 ADDR11 ADDR1 ADDR9 ADDR8
5 4 3 2 0
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 C
DSP 1 Microcontrleur: 68HC11
Port C:

Le port C est un port bidirectionnel .

Le sens de chaque ligne est programm grce aux bits
correspondants au registre DDRC.

La lecture ou criture des donnes de ou vers le port C fait par

contre appel deux registres : PORTC et PORTCL.

En mode Etendu et mode Test, les bus de donnes et dadresse

sont multiplexs sur ce port et le registre PORTC est trait en
tant que case mmoire externe

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 C
DSP
Les registres associs au port C 1 Microcontrleur: 68HC11
Le registre DDRC: Data Direction Register for Port C
0: Entre
1: Sortie

Le registre PORTC: Port C Data

RESET I I I I I I I I
$100 3 PC7 PC6 PC5 PC4 PC3 PC2 PC1 PC0
Exp/test ADDR ADDR ADDR ADDR ADDR ADDR ADDR ADDR
7 6 5 4 3 2 1 0
DATA7 DATA6 DATA5 DATA4 DATA3 DATA2 DATA1 DATA0

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 C
DSP 1
Les registres associs au port Microcontrleur: 68HC11

Le registre PORCL: Port C Latched

RESET I I I I I I I I
$1005 PCL7 PCL6 PCL5 PCL4 PCL3 PCL2 PCL1 PCL0

Le registre PORTCL est utilis lorsque le Port C fonctionne

en mode Handshcke. Lorsquun front actif est dtect sur
lentre STRA (strobe input), les donnes du Port C sont
mmorises dans ce registre.
C

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 C
DSP 1 Microcontrleur: 68HC11
Port D:

Le port D est un port dentres sorties 8 bits usage gnral

partag avec les interfaces sries asynchrones (SCI) et
synchrones (SPI).
Tant que ces interfaces ne sont utilises, le sens de travail des
lignes du port est programm par les bits correspondants du
registre DDRD .

La sortie de donnes se fait par criture de registre PORTD et

cest dans ce mme registre que lon vient lire ltat des broches
qui sont positionnes en entres.

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 C
DSP 1 Microcontrleur: 68HC11
Le registre DDRD: Data Direction Register for Port D
Les registres associs au port

DDRD5 DDRD0: dfinit le sens de transfert

0: Entre
1: Sortie
DDRD7 DDRD6: ne sont pas utiliss

Le registre PORTD: Port D Data

RESET - - I I I I I I
$100 8 0 0 PD5 PD4 PD3 PD2 PD1 PD0
- - PD5 PD4 PD3 PD2 PD1 PD0
/SS SCK MOSI MISO TX RX
D

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 C
DSP 1 Microcontrleur: 68HC11
Port E:
Les registres associs au port

Le port E est un port dentres 8 bits usage gnral partag

avec le convertisseur analogique-numrique.

Le registre PORTE: Port E Data

RESET I I I I I I I I
$100 A PE7 PE6 PE5 PE4 PE3 PE2 PE1 PE0
AN7 AN6 AN5 AN4 AN3 AN2 AN1 AN0
E

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