Chapitre 4 : Les

circuits
combinatoires

Par

Abdellatif OBBADI
Objectifs
• Apprendre la structure de quelques circuits
combinatoires souvent utilisés ( demi additionneur ,
additionneur complet,……..).

• Apprendre comment utiliser des circuits combinatoires

pour concevoir d’autres circuits plus complexes.

2
 1. Les Circuits combinatoires
• Un circuit combinatoire est un circuit numérique dont les
sorties dépendent uniquement des entrées.
• Si=F(Ei)
• Si=F(E1,E2,….,En)

E1 S1
S2
E2 Circuit
..
.. combinatoire
En Sm

Schéma Bloc

• C’est possible d’utiliser des circuits combinatoires pour

réaliser d’autres circuits plus complexes.
3
 Exemple de Circuits combinatoires

1. Demi Additionneur
2. Additionneur complet
3. Comparateur
4. Multiplexeur
5. Demultiplexeur
6. Encodeur
7. Décodeur

4
 2. Demi Additionneur
• Le demi additionneur est un circuit combinatoire qui permet de
réaliser la somme arithmétique de deux nombres A et B chacun sur
un bit.
• A la sotie on va avoir la somme S et la retenu R ( Carry).

A S
B
DA
R

Pour trouver la structure ( le schéma ) de ce circuit on doit en

premier dresser sa table de vérité
5
• En binaire l’addition sur un
seul bit se fait de la manière
suivante:

•La table de vérité associée :

A B R S De la table de vérité on trouve :

0 0 0 0
R  A.B
0 1 0 1
S  A.B  A.B  A  B
1 0 0 1
1 1 1 0 6
R  A.B
S  A B

A S
B

7
 3. L’additionneur complet
• En binaire lorsque on fait une addition il faut
tenir en compte de la retenue entrante.

r4 r3 r2 r1 r0= 0
ri-1
a4 a3 a2 a1
+ ai
b4 b3 b2 b1
+ bi

r4 s4 s3 s2 s1
ri s i
8
 3.1 Additionneur complet 1 bit
• L’additionneur complet un bit possède 3 entrées :
– ai : le premier nombre sur un bit.
– bi : le deuxième nombre sur un bit.
– ri-1 : le retenue entrante sur un bit.
• Il possède deux sorties :
– Si : la somme
– Ri la retenue sortante

ai Si
Additionneur
bi
complet
Ri
ri-1

9
 ai bi ri-1 ri si
Table de vérité d’un additionneur 0 0 0 0 0
complet sur 1 bit
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1

Si  Ai .Bi .Ri 1  Ai .Bi .R i 1  Ai .B i .R i 1  Ai .Bi .Ri 1

Ri  Ai Bi Ri 1  Ai B i Ri 1  Ai Bi R i 1  Ai Bi Ri 1
10
 Si on veut simplifier les équations on obtient :

S i  Ai .Bi .Ri 1  Ai .Bi .R i 1  Ai .B i .R i 1  Ai .Bi .Ri 1

S i  Ai .( Bi .Ri 1  Bi .R i 1 )  Ai .( B i .R i 1  Bi .Ri 1 )
S i  Ai ( Bi  Ri 1 )  Ai .( Bi  Ri 1 )
S i  Ai  Bi  Ri 1

Ri  Ai Bi Ri 1  Ai B i Ri 1  Ai Bi R i 1  Ai Bi Ri 1
Ri  Ri 1.( Ai .Bi  Ai .B i )  Ai Bi ( R i 1  i Ri 1 )
Ri  Ri 1.( Ai  Bi )  Ai Bi

11
 3.3 Schéma d’un additionneur complet
R i  A i .Bi  R i 1.(Bi  A i )
Si  A i  Bi  R i 1

Ai

Bi
Si
Ri-1

Ri

12
3.4 En utilisant des Demi Additionneurs
R i  A i .Bi  R i 1.(Bi  A i )
Si  A i  Bi  R i 1
Si on p ose X  A i  Bi et Y  A i Bi
On obtient :
R i  Y  R i 1.X
Si  X  R i 1
et si on p ose Z  X  R i 1 et T  R i 1.X
On obtient :
Ri  Y  T
Si  Z

•On remarque que X et Y sont les sorties d’un demi additionneur

ayant comme entrées A et B
•On remarque que Z et T sont les sorties d’un demi additionneur
ayant comme entrées X et Ri-1 13
X  A i  Bi
Y  A i Bi
Z  X  R i 1
T  R i 1.X
Ri  Y  T
Si  Z
Y
AI
RI
Demi Add
BI
X

T
Demi Add
RI-1
Z SI 14
 3.4 Additionneur sur 4 bits
• Un additionneur sur 4 bits est un circuit qui permet de faire l’addition
de deux nombres A et B de 4 bits chacun
– A(a3a2a1a0)
– B(b3b2b1b0)
En plus il tient en compte de la retenu entrante

• En sortie on va avoir le résultat sur 4 bits ainsi que la retenu ( 5 bits

en sortie )

• Donc au total le circuit possède 9 entrées et 5 sorties.

• Avec 9 entrées on a 29=512 combinaisons !!!!!! Comment faire pour

représenter la table de vérité ?????

• Il faut trouver une solution plus facile et plus efficace pour concevoir
ce circuit ?
15
•Lorsque on fait l’addition en binaire , on additionne bit par bit en
commençant à partir du poids fiable et à chaque fois on propage la
retenue sortante au bit du rang supérieur.
L’addition sur un bit peut se faire par un additionneur complet sur 1 bits.

r3 r2 r1 r0= 0
a4 a3 a2 a1
+ b4 b3 b2 b1

r4 s 4 r3 s 3 r2 s 2 r1 s 1

r4 s4 s3 s2 s1 Résultat final 16
 3.4.1 Additionneur 4 bits ( schéma )

R0=0
A4 B4 A3 B3 A2 B2 A1 B1
R3 R2 R1

ADD4 ADD3 ADD2 ADD1

R4 S4 S3 S2 S1

17
 4. Le Comparateur
• C’est un circuit combinatoire qui permet de
comparer entre deux nombres binaire A et B.
• Il possède 2 entrées :
– A : sur un bit
– B : sur un bit

• Il possède 3 sorties fi
A
– fe : égalité ( A=B) Comparateur fe
– fi : inférieur ( A < B) B 1 bit
fs
– fs : supérieur (A > B)

19
 4.1 Comparateur sur un bit

A B fs fe fi

0 0 0 1 0
fs  A.B
fi  AB
0 1 0 0 1
fe  AB  AB  A  B  fs  fi
1 0 1 0 0

1 1 0 1 0

20
Schéma d’un comparateur dur un bit
fs  A.B
fi  AB
fe  fs  fi

A fs

fe

B fi

21
 4.2 Comparateur 2 bits

• Il permet de faire la comparaison entre deux nombres A

(a2a1) et B(b2b1) chacun sur deux bits.

A1
fi
A2
Comparateur fe
B1 2 bits
B2 fs

22
 A2 A1 B2 B1 fs fe fi
1. A=B si
0 0 0 0 0 1 0
A2=B2 et A1=B1 0 0 0 1 0 0 1
0 0 1 0 0 0 1
fe  ( A2  B2).( A1  B1) 0 0 1 1 0 0 1
0 1 0 0 1 0 0
0 1 0 1 0 1 0
2. A>B si
0 1 1 0 0 0 1
A2 > B2 ou (A2=B2 et A1>B1) 0 1 1 1 0 0 1
1 0 0 0 1 0 0
fs  A2.B2  ( A2  B2).( A1.B1) 1 0 0 1 1 0 0
1 0 1 0 0 1 0
3. A<B si 1 0 1 1 0 0 1
A2 < B2 ou (A2=B2 et A1<B1) 1 1 0 0 1 0 0
1 1 0 1 1 0 0
1 1 1 0 1 0 0
fi  A2.B2  ( A2  B2).( A1.B1)
1 1 1 1 0 1 023
4.2.2 comparateur 2 bits avec des comparateurs 1 bit

•C’est possible de réaliser un comparateur 2 bits en utilisant des

comparateurs 1 bit et des portes logiques.
•Il faut utiliser un comparateur pour comparer les bits du poids faible
et un autre pour comparer les bits du poids fort.
•Il faut combiner entre les sorties des deux comparateurs utilisés
pour réaliser les sorties du comparateur final.

a2 b2 a1 b1

Comparateur 1 bit Comparateur 1 bit

fs2 fe2 fi2 fs1 fe1 fi1

24
1. A=B si
A2=B2 et A1=B1

fe  (A2  B2).(A1 B1)  fe2.fe1

2. A>B si
A2 > B2 ou (A2=B2 et A1>B1)

fs  A2.B2  (A2  B2).(A1.B1)  fs2  fe2.fs1

3. A<B si
A2 < B2 ou (A2=B2 et A1<B1)

fi  A2.B2  (A2  B2).(A1.B1)  fi2  fe2.fi1

25
 a2 b2 a1 b1

Comparateur 1 bit Comparateur 1 bit

fs2 fe2 fi2 fs1 fe1 fi1

fs fe fi
26
 4.2.3 Comparateur avec des entrées de
mise en cascade
• On remarque que :
– Si A2 >B2 alors A > B
– Si A2<B2 alors A < B

• Par contre si A2=B2 alors il faut tenir en compte du

résultat de la comparaison des bits du poids faible.

• Pour cela on rajoute au comparateur des entrées qui

nous indiquent le résultat de la comparaison précédente.

• Ces entrées sont appelées des entrées de mise en

cascade.
27
A2 B2 Es Eg Ei fs fe fi A2 B2

A2>B2 X X X 1 0 0
Comp Es ( >)
Eg ( =)
A2<B2 X X X 0 0 1 Ei ( <)
fs fe fi

1 0 0 1 0 0

A2=B1 0 1 0 0 1 0
fs= (A2>B2) ou (A2=B2).Es
0 0 1 0 0 1 fi= ( A2<B2) ou (A2=B2).Ei
fe=(A2=B2).Eg
28
 a2 b2 a1 b1

‘0’
Comp Comp
Es Es

Eg Eg ‘1’
fs2 fe2 fi2 fs1 fe1 fi1
Ei Ei

29
 5. Le Multiplexeur
• Un multiplexeur est un circuit combinatoire qui permet de
sélectionner une information (1 bit) parmi 2n valeurs en
entrée.
• Il possède :
– 2n entrées d’information
– Une seule sortie
– N entrées de sélection ( commandes)

Em ......... E3 E1 E0
C0
C1 Mux 2n 1 V
Cn-1
S

31
 Principe du multiplexage

Circuit de
sélection et de
validation

E0 Circuit
d'entrée 0
E1 Circuit
d'entrée 1 Circuit de S
E2 Circuit sortie
d'entrée 2
E3 Circuit
d'entrée 3
 5.1 Multiplexeur 2 1

V C0 S

0 X 0

E1 E0
1 0 E0 C0
Mux 2 1 V
1 1 E1

S  V .(C0 .E 0  C0 .E1)
33
 5.2 Multiplexeur 4 1

C1 C0 S

0 0 E0
E3 E2 E1 E0
0 1 E1 C0
C1 Mux 4 1
1 0 E2

1 1 E3
S

S  C1.C 0.( E 0)  C1.C 0.( E1)  C1.C 0.( E 2)  C1.C 0.( E3)

34
 Multiplexeur

Sélection d’une voie parmi 2N par N bits de commande

Si (C1C0)2 = 0 alors S = E0
E0 S  C0 .[Link]
E1 Si (C1C0)2 = 1 alors S = E1
E2 S
S  C0 .C1.E1
E3
Mux 4 vers 1 …
…
C1 C0

S  C1.C0 .E0  C1.C0 .E1  C1.C0 .E2  C1.C0 .E3

 Multiplexeur

S  C1 . C0 . E0  C1 .C0. E1  C1 . C0 . E2  C1 . C0 . E3

E0
&
E1
&
E2 S
& >1
E3
&
C1
C0
Multiplexeur à 4 entrées
E1

E2

S
E3 Multiplexeur

E4

Contrôle C0 =0 C1 =0
Multiplexeur à 4 entrées
E1

E2

S
E3 Multiplexeur

E4

Contrôle C0 =0 C1 =0
Multiplexeur à 4 entrées
E1

E2

S
E3 Multiplexeur

E4

Contrôle C0 =1 C1 =0
Multiplexeur à 4 entrées
E1

E2

S
E3 Multiplexeur

E4

Contrôle C0 =1 C1 =0
 5.3 Multiplexeur 81
C2 C1 C0 S
0 0 0 E0
0 0 1 E1
0 1 0 E2 E7 E6 E5 E4 E3 E2 E1 E0
C0
0 1 1 E3 C1 Mux 8 1

1 0 0 E4 C2
1 0 1 E5
1 1 0 E6
1 1 1 E7

S  C 2.C1.C 0.( E 0)  C 2.C1.C 0( E1)  C 2.C1.C 0( E 2)  C 2.C1.C 0( E 3) 

C 2.C1.C 0( E 4)  C 2.C1.C 0( E 5)  C 2.C1.C 0( E 6)  C 2.C1.C 0( E 7)
41
 Exemple : Réalisation d’un additionneur complet
avec des multiplexeurs 81

•Nous avons besoin d’utiliser deux multiplexeurs :Le premier pour

réaliser la fonction de la somme et l’autres pour donner la retenue.

ai bi ri-1 ri ai bi ri-1 Si
0 0 0 0
0 0 0 0
0 0 1 1
0 0 1 0
0 1 0 1
0 1 0 0
0 1 1 0
0 1 1 1
1 0 0 1
1 0 0 0
1 0 1 1 1 0 1 0

1 1 0 1 1 1 0 0
1 1 1 1 1 1 1 1
42
 Réalisation de la fonction de la somme

S i  Ai .B i .R i 1 (0)  Ai .Bi .Ri 1 (1)  Ai .Bi .R i 1 (1)  Ai .Bi .Ri 1 (0)  Ai .B i .R i 1 (1)  Ai .B i .Ri 1 (0)
 Ai .Bi .R i 1 (0)  Ai .Bi .Ri 1 (1)

S  C 2.C1.C 0.( E 0)  C 2.C1.C 0( E1)  C 2.C1.C 0( E 2)  C 2.C1.C 0( E 3) 

C 2.C1.C 0( E 4)  C 2.C1.C 0( E 5)  C 2.C1.C 0( E 6)  C 2.C1.C 0( E 7)

On pose :
C2=Ai
C1=Bi
C0=Ri-1
E0=0, E1=1, E2=1, E3=0, E4=1, E5=0, E6=0, E7=1

43
 Réalisation de la fonction de la retenue

Ri  Ai B i R i 1 .(0)  Ai B i Ri 1 .(0)  Ai Bi R i 1 .(0)  Ai Bi Ri 1 .(1)  Ai B i R i 1 .(0)  Ai B i Ri 1 .(1)

 Ai Bi R i 1 .(1)  Ai Bi Ri 1 .(1)

S  C 2.C1.C 0.( E 0)  C 2.C1.C 0( E1)  C 2.C1.C 0( E 2)  C 2.C1.C 0( E 3) 

C 2.C1.C 0( E 4)  C 2.C1.C 0( E 5)  C 2.C1.C 0( E 6)  C 2.C1.C 0( E 7)

On pose :
C2=Ai
C1=Bi
C0=Ri-1
E0=0, E1=0, E2=0, E3=1, E4=0, E5=1, E6=1, E7=1

44
 Réalisation d’un additionneur complet avec des
multiplexeurs 81

‘1’
‘1’
‘0’
‘0’
ri-1 E7 E6 E5 E4 E3 E2 E1 E0
C0 ri-1 E7 E6 E5 E4 E3 E2 E1 E0
Mux 8 1 C0
bi C1
bi C1 Mux 8 1
ai C2
ai C2

Ri
Si
45
Exemple de composant multiplexeur : 74157
74157
S 1
G1
15
E EN

I0 2
1 MUX Y 4
I1 3
1
5
7
6

11
9
10

14
12
13
 TDV du 74157

74157

Outputs
Inputs
S
G1
E
EN
E S I0 I1 Y
I0 H X X X L
1 MUX Y L L L X L
I1 1 L L H X H
L H X L L
L H X H H
Exemple de composant multiplexeur : 74153
74153
S0 14
0 0
G
S1 2 1 3

E 1
EN MUX
6
I0 0
I1 5 Y 7
1
4
I2 2
3
I3 3
15
10
11 9
12
13
 TDV du 74153

Outputs
74153

Inputs
S0
0
S1 G0
1 3
E S1 S0 I0 I1 I2 I3 Y
E L L L L X X X L
EN MUX L L L H X X X H
I0
0 L L H X L X X L
I1 Y
1 L L H X H X X H
I2
2 L H L X X L X L
I3
3 L H L X X H X H
L H H X X X L L
L H H X X X H H
H X X X X X X L
 6. Demultiplexeurs
• Il joue le rôle inverse d’un multiplexeurs, il permet de
faire passer une information dans l’une des sorties selon
les valeurs des entrées de commandes.
• Il possède :
– une seule entrée
– 2n sorties
– N entrées de sélection ( commandes)

C0 DeMux 1 4
C1
S3 S2 S1 S0
51
 Principe du démultiplexage

Circuit de
sélection et de
validation

Circuit S0
de sortie 0
Circuit S1
E Circuit de sortie 1
d’entrée Circuit S2
de sortie 2
Circuit S3
de sortie 3
 6.1 Demultiplexeur 14
C1 C0 S3 S2 S1 S0
S 0  C1.C 0.( I )
S1  C1.C 0.( I )
0 0 0 0 0 i
S 2  C1.C 0.( I )
0 1 0 0 i 0
S 3  C1.C 0.( I )
1 0 0 i 0 0
I
1 1 i 0 0 0

C0 DeMux 1 4
C1
S3 S2 S1 S0
53
 Démultiplexeur
S0 = E si (C1C0)2=0
E sinon
S0
S1 S1 = E si (C1C0)2=1
E
S2 E sinon
S3
1 parmi 2N

C1 C0
 Démultiplexeur
E=1

S0  E.C1.C0  E.C1.C0
S0  C1.C0
S0  E.C1.C0  E.(C1  C0 )
E S1
S1  E.C1.C0  E.C1.C0
S2 S1  C1.C0
S3
 E.C1.C0  E.(C1  C0 )
1 parmi 2N

C1 C0
 Démultiplexeur à 4 sorties
Vue externe
S1

S2
Entrée E
Sorties
Démultiplexeur S3

S4

Contrôle C0 C1
Démultiplexeur à 4 sorties

S1 = E. C0 .C1

S2 =0
E

Démultiplexeur S3 = 0

S4 = 0

Contrôle C0 =0 C1 =0
Démultiplexeur à 4 sorties

S2 = 0

E
S2 = E. C0 .C1
Démultiplexeur
S3 = 0

S4 = 0

Contrôle C0 =1 C1 =0
Démultiplexeur à 4 sorties

S1

S2
E

S3

S4

C0 C1
Démultiplexeur à 4 sorties

S1

S2
E

S3

S4

C0 =0 C1=0
Démultiplexeur à 4 sorties

S1 = E

S2
E

S3

S4

C0 =0 C1=0
 7. Le décodeur binaire
• C’est un circuit combinatoire qui est constitué de :
– N : entrées de données
– 2n sorties
– Pour chaque combinaison en entrée une seule sortie
est active à la fois

S0
A S1
S2
B S3
S4
C
S5
S6
S7

Un décodeur 38 69
V
Décodeur 24

V A B S0 S1 S2 S3
S0
A
0 X X 0 0 0 0 S1
B
S2
1 0 0 1 0 0 0
S3
V
1 0 1 0 1 0 0

1 1 0 0 0 1 0

S 0  ( A.B ).V
1 1 1 0 0 0 1
S1  ( A.B ).V
S 2  ( A.B ).V
70
S 3  ( A.B ).V
 Décodeur 38 A
S0
S1
S2
B S3
S4
C
S5
S6
S7
A B C S0 S1 S2 S3 S4 S5 S6 S7

0 0 0 1 0 0 0 0 0 0 0 V

0 0 1 0 1 0 0 0 0 0 0
S 0  A.B.C
0 1 0 0 0 1 0 0 0 0 0
S 1  A.B.C
0 1 1 0 0 0 1 0 0 0 0
S 2  A.B.C
1 0 0 0 0 0 0 1 0 0 0 S 3  A.B.C
1 0 1 0 0 0 0 0 1 0 0 S 4  A.B.C
1 1 0 0 0 0 0 0 0 1 0 S 5  A.B.C
1 1 1 0 0 0 0 0 0 0 1 S 6  A.B.C
71
S 7  A.B.C
 8. L’encodeur binaire

• Il joue le rôle inverse d’un décodeur

– Il possède 2n entrées
– N sortie
– Pour chaque combinaison en entrée on va avoir sont
numéro ( en binaire) à la sortie.

I0
I1 x
Encodeur 42
y
I2
I3

73
 L’encodeur binaire ( 42)
I0 I1 I2 I3 x y

0 0 0 0 0 0 I0
I1 x
1 x x x 0 0 y
I2
I3
0 1 x x 0 1

0 0 1 x 1 0
X  I 0.I1.( I 2  I 3)
0 0 0 1 1 1
Y  I 0.( I1  .I 2.I 3)
74
 9. Le transcodeur

• C’est un circuit combinatoire qui permet de transformer

un code X ( sur n bits) en entrée en un code Y ( sur m
bits) en sortie.

E1 S1

E2 S2
transcodeur ..
..
En Sm

75
Fonction transcodage : Exemple 7442
7442
BCD/DEC 1 Y0
0
2 Y1
1
3 Y2
2
4 Y3
15 3
A0 1 5 Y4
A1 14 4
2 6 Y5
13 5
A2 4
A3 12 7 Y6
8 6
9 Y7
7
10 Y8
8
11 Y9
9
 Afficheur à sept segments

Repérage normalisé des segments

A
F B

G
E C
DP
D
 Fonction transcodage : Exemple 7448

Affichage suivant le 7448

A
Code BCD
présenté au 7448
F B

6
0
1
2
3
4
5
7
8
9
10
11
12
13
15
14 G
E C

D
Représentation du 7448
TDV du 7448 1/2
TDV du 7448 2/2
 Chapitre 5 :
Logique
séquentielle
Par

Abdellatif OBBADI
 Plan du Chapitre 5

1. Définition

2. Définition d’une bascule

3. Présentation de quelques bascules (RS, D, JK)

4. Applications :

1. Les compteurs modulo n

2. Les registres

3. Les mémoires
2
 Définitions

Logique combinatoire Logique séquentielle

• la valeur des sorties St • La valeur des sorties à l’instant

dépendent de la valeur des t dépendent de la valeur des
entrées et de la valeur des
entrées (Ei)
sorties à l’instant (t-1)
St = f(E0, E1, E2…) St = f(E0, E1, E2…, St-1)

Ei St
Ei St
3
Exemple de circuit séquentiel

Qn=Qn-1+E

4
 Notation des états

• Comment noter un état « Q » dans le passé, le

présent ou le futur?
Temps

Q(n-1) : état de Q(n) : état de Q(n+1) : état

Q à l'instant Q à l'instant de Q à l'instant
précédent présent suivant

5
L’horloge composant passant indéfiniment et régulièrement d’un niveau haut à un
niveau bas (succession de 1 et de 0).

Front montant
Niveau Haut: 1
Front descendant
1
0 0

Niveau Bas : 0

La période T en seconde

Fréquence = nombre de changement par seconde en hertz (Hz)

Fréquence = 1/période f 1
T
Une horloge de 1 hertz a une période de 1 seconde
……………………………1 megahertz……………………..1 millisec
……………………………1 gigaHz……………………………..1 nanoSec 6
 Synchrones/Asynchrones
Les bascules possèdent 2 états stables "0" ou "1" ce qui
explique la dénomination de "BASCULE BISTABLE"
• Les bascules asynchrones : non asservies à une horloge et
prenant en compte leurs entrées à tout moment.

• Les bascules synchrones : asservies à des impulsions

d’horloge et donc insensibles aux bruits entre deux tops.

Données
Entrées sorties
Bascule
Asynchrone
Synchrone
Horloge
7
 Fonctions mémoires

• Bascule RS à porte NAND

0
/S 1 0
& Q
/R /S Qn Qn+1 /Qn+1
0 0 0 1 1

/R & 1
/Q
0

Rappel sur le NAND

0 NAND X = 1
1 NAND X = X 8
 Fonctions mémoires

• Bascule RS à porte NAND

0
/S 1 1
& Q
/R /S Qn Qn+1 /Qn+1
0 0 0 1 1
0 0 1 1 1
/R & 1
/Q
0

Rappel sur le NAND

0 NAND X = 1
1 NAND X = X 9
 Fonctions mémoires

• Bascule RS à porte NAND

1
/S 0 0
& Q
/R /S Qn Qn+1 /Qn+1
1
0 0 0 1 1
0 0 1 1 1
/R & 1
/Q 0 1 0 0 1
0

Rappel sur le NAND

0 NAND X = 1
1 NAND X = X 10
 Fonctions mémoires

• Bascule RS à porte NAND

1
/S 0 1
& Q
/R /S Qn Qn+1 /Qn+1
1
0 0 0 1 1
0 0 1 1 1
/R & 1
/Q 0 1 0 0 1
0 0 1 1 0 1

Rappel sur le NAND

0 NAND X = 1
1 NAND X = X 11
 Fonctions mémoires

• Bascule RS à porte NAND

0
/S 1 0
& Q
/R /S Qn Qn+1 /Qn+1
0 0 0 1 1
0 0 1 1 1
1
/R & 0
/Q 0 1 0 0 1
1 0 1 1 0 1
1 0 0 1 0
Rappel sur le NAND
0 NAND X = 1
1 NAND X = X 12
 Fonctions mémoires

• Bascule RS à porte NAND

0
/S 1 1
& Q
/R /S Qn Qn+1 /Qn+1
0 0 0 1 1
0 0 1 1 1
1
/R & 0
/Q 0 1 0 0 1
1 0 1 1 0 1
1 0 0 1 0
Rappel sur le NAND 1 0 1 1 0
0 NAND X = 1
1 NAND X = X 13
 Fonctions mémoires

• Bascule RS à porte NAND

1
/S 0 0
& Q
/R /S Qn Qn+1 /Qn+1
1
0 0 0 1 1
0 0 1 1 1
0
/R & 1
/Q 0 1 0 0 1
1 0 1 1 0 1
1 0 0 1 0
Rappel sur le NAND 1 0 1 1 0
0 NAND X = 1 1 1 0 0 1
1 NAND X = X 14
 Fonctions mémoires

• Bascule RS à porte NAND

1
/S 1 1
& Q
/R /S Qn Qn+1 /Qn+1
0
0 0 0 1 1
0 0 1 1 1
1
/R & 0
/Q 0 1 0 0 1
1 0 1 1 0 1
1 0 0 1 0
Rappel sur le NAND 1 0 1 1 0
0 NAND X = 1 1 1 0 0 1
1 NAND X = X 1 1 1 1 0
15
 Fonctions mémoires
• Bascule RS à porte NAND
/R /S Qn Qn+1 /Qn+1 REMARQUE /S
0 0 0 1 1 & Q

0 0 1 1 1 Indéterminée
0 1 0 0 1 Mise à 0
0 1 1 0 1 (R=1: Reset) /R & /Q

1 0 0 1 0 Mise à 1
1 0 1 1 0 (S=1: set)
/R /S Qn+1
1 1 0 0 1
0 0 Interdit
1 1 1 1 0 Mémoire
0 1 0
1 0 1
1 1 Qn
16
 Fonctions mémoires
• Bascule RS à porte NOR
R
R S Qn Qn+1 /Qn+1 > Q
0 0 0 0 1 1
0 0 1 1 0
0 1 0 1 0 S > /Q
0 1 1 1 0 1
1 0 0 0 1
1 0 1 0 1 R S Qn+1

1 1 0 0 0 0 0 Qn

1 1 1 0 0 0 1 1
1 0 0
O NOR X = Non X
1 1 Interdit
1 NOR X = 0
17
 Remarque

Si R = S = 1 alors Q = Q’ = 0 Si R = S = 1 alors Q = Q’ = 1

Si R = S = 0 alors Q n = Q n+1 Si R = S = 0 alors Q n = Q n+1

 Conclusion

Avantages

 Simplicité

Inconvénients

 Existante d’un état interdit

 Sensibilité aux parasites ( tout événement sur
1 entrée affecte la sortie)

19
 Bascule RS-H
S S’
& & Q

R’
R & & /Q

Si H=0, la bascule
garde en mémoire le
dernier état des
sorties Q et /Q

Si H=1, la bascule
fonctionne comme
une bascule RS
20
 Bascule RS-H

 La bascule RSH est une bascule RS

synchronisée par un signal d’horloge H.

 Cette bascule a toujours un état interdit.

 Elle reste sensible aux parasites mais elle l’est

moins que la bascule RS puisqu’elle est
uniquement sensible sur le niveau haut de l’horloge

21
 Latch D
S
Table de vérité :

 Un latch D (ou verrou) est un circuit séquentiel synchrone

 La sortie Q recopie l’entrée D en mémoire lorsque le signal d’horloge H est
actif
 Elle permet d’éliminer l’état indésirable. 22
 Remarque
D
& & Q
H

& & /Q

Bascule D Latch réalisée Bascule D Latch réalisée

avec des portes NAND avec des portes NOR

23
 Exemple de bascule D (flip-flop)
Réagissant au front montant
D=S
Q

Détection d’un front

montant sur H :
H

H’
X
t t
H

t D

X t
Table de vérité
H
H’
H D Q
t H’  1 1
 0 0
t
Le front est détecté grâce 1,0 X mém.
Q
au délai de propagation 24
t
dans la porte NON.
Exemple de bascule D (flip-flop)
Réagissant au front descendant

t Table de vérité
H
H D Q
 1 1
Q0  0 0
0,1 X mém.
t
Q
25
 Bascule D (Flip-Flop)
 Une bascule D (Flip-Flop) est un circuit séquentiel synchrone.
 La sortie Q recopie l’entrée D lorsque le signal d’horloge H passe de 0 à
1 (front montant).
 La bascule D maintient un état binaire indéfiniment jusqu’à ce qu’un
signal d’entrée le commute vers un autre état.

26
 Montage en diviseur de fréquence par 2
(bascule D avec la sortie /Q reliée à l’entrée D )

1D
0
1
Q
0
1
T C1
1
0
Bascule J-K

28
 Bascule J-K
0
J & 0
0
00
≥ D Q
0
H
0
K & H Q

J K Qn Qn+1
0 0 0 0

29
 Bascule J-K
0
J & 0
1
11
≥ D Q
0 1 1
K & H
H Q

J K Qn Qn+1
0 0 0 0
0 0 1 1

30
 Bascule J-K
0
J & 0
0
00
≥ D Q
1 0 0
K & H
H Q

J K Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0

31
 Bascule J-K
J &

≥ D Q

K & H Q

Schéma synoptique d’une

Bascule J K
J K Qn Qn+1
0 0 0 0
Mémoire
0 0 1 1
0 1 0 0 J K Qn+1
Mise à 0 0 0 Qn Mémoire
0 1 1 0
0 0 0 1 0 Mise à 0
1 1
Mise à 1 1 0 1 Mise à 1
1 0 1 1
1 1 0 1 1 1 Qn Inversion
Inversion
1 1 1 0 32
Montage en diviseur de fréquence par 2
(bascule JK avec J=K=1 )

1 1J

0
1
T C1 0
1 Q

1 1K
 Les compteurs
La fonction comptage est utilisée à chaque fois que l'on
souhaite dénombrer des évènements.
Nous pouvons citer le comptage d'objets (figure), la mesure du temps
(figure), la division du temps pour l'obtention de signaux d'horloge
permettant la commande des systèmes synchronisés (figure).

34
Les compteurs
 Les compteurs

 Circuit logiques capables de compter ou

décompter de 1 à chaque impulsion d’horloge.
 Les compteurs se présentent généralement sous
la forme de circuits intégrés. Ces derniers
contiennent principalement des bascules.
 Ils comptent, le nombre d’impulsions (appliquées
à son entrée) suivant le système de numération
binaire.
36
 Description des entrées/sorties
Entrées :
• Horloge (H, CLK, CP)
Entrée permettant une évolution de la sortie.
Front montant actif : Front descendant actif :

• Remise à zéro (Reset, CLR)

Entrée permettant une mise à zéro des sorties.
Active sur niveau haut ou niveau bas.
Sorties :
• Q2, Q1, Q0
37
Q2 : poids fort Q0 : poids faible
 Schéma d’un compteur 3 bits

Entrée
de mise à 0
Q2

COMPTEUR
Q1 Sorties
Horloge Q0

38
 CHRONOGRAMMES
Horloge active sur front descendant

1
H
0

1
Q0 0 1 0 1 0 1 0 1 0 1 0
0

1
Q1 0 0 1 1 0 0 1 1 0 0 1
0

1
Q2 0 0 0 0 1 1 1 1 0 0 0
0

0 1 2 3 4 5 6 7 0 1 2
39
 COMPTEUR 3 BITS

Le compteur précédent compte de 0 à 7.

On dit que c’est un compteur modulo 8.

En observant les signaux on remarque que :

F : fréquence du signal H
F0 = F/2 F0 : fréquence du signal Q0

F1 = F/4 F1 : fréquence du signal Q1

F2 = F/8 F2 : fréquence du signal Q2

Un compteur peut servir de diviseur de fréquences.

40
 COMPTEUR SYNCHRONE

Dans la structure synchrone, l’horloge est la même

pour tous les étages. Le basculement de toutes les
sorties se fait en même temps.

Qa Qb Qc Qd

D Q D Q D Q D Q

/Q /Q /Q /Q

H 41
 COMPTEUR ASYNCHRONE
Dans la structure asynchrone, l’impulsion de progression
du compteur est appliquée sur l’entrée d’horloge du
premier étage, les entrées d’horloge des autres bascules
reçoivent le signal de sortie de l’étage précédent.

1 1 1

SET SET SET

J Q J Q J Q
Horloge

K CLR Q K CLR Q K CLR Q

Remise à 0

Q0 Q1 Q2

42
Compteur asynchrone modulo N = 2n

 Contient n bascules JK.

 J=K=1.

 Les bascules sont montées en cascade.

43
Compteur asynchrone modulo8 =2³
• 3 bascules sont nécessaires.
1 1 1

SET SET SET

J Q J Q J Q
Horloge

K CLR Q K CLR Q K CLR Q

Remise à 0

Q0 Q1 Q2

t
Q0

t
Q1

t
Q2

t
Q0 0 1 0 1 0 1 0 1 0 1
Q1 0 0 1 1 0 0 1 1 0 0
Q2 0 0 0 0 1 1 1 1 0 0
N 0 1 2 3 4 5 6 7 0 1

44
 Compteur asynchrone modulo N  2n

 On cherche la puissance de 2 immédiatement

supérieure à N.

 L’exposant de cette puissance de 2 donne le

nombre de bascules JK à monter en cascade.

 Si par exemple N =10 2³< 10 <24 → 4 bascules

45
Un compteur modulo 10 doit compter de 0 à 9
• Il faut donc arrêter le compteur à la valeur 1001.

• Il faut détecter la combinaison Q3Q2Q1Q0 =1010 et la

renvoyer sur « clear »
Remise à zéro (0000)

(10)10  (1010)2
Q0
Q1
Q2 Q1 = Q3  1 Q1.Q3  1
Q3

Q1 Q1.Q3
& Vers RESET de toutes
Les bascules
Q3
46
Un compteur modulo 10 doit compter de 0 à 9

t
Q0

t
Remise à 0 des 4
Q1
bascules
t
Q2

t
Q3

N 0 1 2 3 4 5 6 7 8 9 0 47
 Décompteur:
• Un décompteur possède les mêmes
caractéristiques qu'un compteur à ceci
près qu'à:
– chaque nouvel événement le code binaire de
sortie est décrémenté de 1.
logigramme :
0 Q0 0 Q1 0 Q2

S S S
1 J Q 1 J Q 1 J Q
H H H H

1 K Q 1 K Q 1 K Q
R R R

RAZ
48
 Décompteur:
• Chronogramme :
H

t
Q0

0 1 0 1 0 1 0 1
t
Q1

0 1 1 0 0 1 1 0
t
Q2

0 1 1 1 1 0 0 0
t
0 7 6 5 4 3 2 1 0
 Décompteur:

0 Q0 0 Q1 0 Q2 0

S S S S
1 J Q 1 J Q 1 J Q 1 J Q

H H H H
H
1 K Q 1 K Q 1 K Q 1 K Q
R R R R

RAZ Q0 Q1 Q2 50 Q3
 Compteur synchrone modulo N

• Inconvénients du compteur asynchrone:

 Temps de réponse.(retard)(malgré qu’il est

facile à réaliser).
 Comme conséquence : provoquer des états
transitoires qui peuvent être indésirables.
 Solution: Compteur synchrone!!

51
 Les compteurs
• Compteurs synchrones
– Problèmes des compteurs asynchrones
• Tous les cycles ne sont pas possibles.
• Il subsistent des états transitoires.

t
Q0

0 1 0 0 1 0 0
t
Q1 Retard

0 0 0 1 1 1 0
t
0 1 0 2 3 2 0
 Les compteurs
– Structure d’un compteur synchrone
• Le signal d’horloge est commun à toutes les bascules.
• Il faut utiliser n bascules JK (M ≥ 2n) et agir sur les
entrées J et K en fonction de l’état des sorties Q.

Système logique
K0 J0 0 Q0 K1 J1 0 Q1 Kn Jn 0 Qn

S S S
J Q J Q J Q

H H H

K Q K Q K Q
R R R

0 0 0
H
 Table de transition
– Table d’excitation (ou de transition) d’une bascule
• Elle permet de déterminer quelles valeurs il faut appliquer aux entrées
synchrones pour faire évoluer la sortie de la bascule d’un état vers un autre.
Table de vérité de la bascule J K
J K Qn Qn+1
0 0 0 0 • On définit la table de
transition (ou d’excitation) de
0 0 1 1
la bascule JK.
0 1 0 0
Qn Qn+1 J K
0 1 1 0
0 0 0 X
1 0 0 1
0 1 1 X
1 0 1 1
1 0 X 1
1 1 0 1
1 1 X 0
1 1 1 0 54
Compteur synchrone modulo 8
– Exemple : compteur synchrone modulo 8

Déterminer les Ji et les Ki pour faire passer Qi à Qi+1

table de vérité :
Qn Qn+1 J K
0→0 0 Φ
Q2 Q1 Q0 J2 K2 J1 K1 J0 K0
0→1 1 Φ
0 0 0 0 0 Φ 0 Φ 1 Φ
1→0 Φ 1
1 0 0 1 0 Φ 1 Φ Φ 1
1→1 Φ 0
2 0 1 0 0 Φ Φ 0 1 Φ
3 0 1 1 1 Φ Φ 1 Φ 1
4 1 0 0 Φ 0 0 Φ 1 Φ
5 1 0 1 Φ 0 1 Φ Φ 1
6 1 1 0 Φ 0 Φ 0 1 Φ
7 1 1 1 Φ 1 Φ 1 Φ 1
Compteur synchrone modulo 8

tableaux de Karnaugh et équations logiques :

Q1Q0 Q1Q0
Q2 00 01 11 10 Q2 00 01 11 10

0 Φ 1 1 Φ 0 1 Φ Φ 1

1 Φ 1 1 Φ 1 1 Φ Φ 1

K0  1 J0  1
Compteur synchrone modulo 8

tableaux de Karnaugh et équations logiques :

Q1Q0 Q1Q0
Q2 00 01 11 10 Q2 00 01 11 10

0 Φ Φ 1 0 0 0 1 Φ Φ

1 Φ Φ 1 0 1 0 1 Φ Φ

K1  Q0 J1  Q0
Compteur synchrone modulo 8

tableaux de Karnaugh et équations logiques :

Q1Q0 Q1Q0
Q2 00 01 11 10 Q2 00 01 11 10

0 Φ Φ Φ Φ 0 0 0 1 0

1 0 0 1 0 1 Φ Φ Φ Φ

K2  Q1Q0 J2  Q1Q0
 Les équations de JetK:
Alors : J0 =K0= 1
»J1 = K1=Q0
» J2 = K2 = Q0 Q1
logigramme : Q1Q0

0 Q0 0 Q1 0 Q2

J0 S J1 S J2 S
1 J Q J Q J Q

H H H

K Q K Q K Q
K0 R K1 R K2 R

0 0 0
H
Les registres

60
 Définition
• Une bascule est l’élément de base de la logique séquentielle.

• Une bascule permet de mémoriser un seul bit.

• Un registre est un ensemble ordonné de n bascules.

• Un registre permet de mémoriser ( sauvegarder) une

information sur n bits.

Exemple :

61
 Types de registres
• Il existe plusieurs types de registres :

– Registre à entrées parallèles et sorties parallèles (Registre

à chargement parallèle ).

– Registre à entrée série et sortie série

– Registre à entrée série et sortie parallèle.

– Registre à entrée parallèle et sortie série.

– registre universel : il permet de combiner les différents

modes en fonction de l’état d’entrées de commande.
62
 Types de registres
Chargement

E Série Parallèle
S
Série

Parallèle

63
 Registre à décalage

Entrée parallèle optionnelle

Sortie série Entrée série

D7 D 6 D5 D4 D 3 D2 D1 D0
Commande
décalage 

Sortie parallèle optionnelle

 Registre à décalage : Exemple 1

0
1 0 0
1 1 0
1 0
1 0
1 0
1 0
1 0
1 0
1

0 0
1 1 0
1 0
1 0
1 0
1 0
1 0
1 T
 Registre à décalage : Exemple 2

1
0 1 0
0 1 1
0 1
0 0
1 0
1 1
0 1
0 1
0

1 0
0 1 1
0 1
0 0
1 0
1 1
0 1
0 T
 Registre à entrées parallèles et sorties parallèles
(Registre parallèle )

• Il peut charger une information sur N bits en même temps.

• Les n bascules changement d’états en même temps.

• Chaque bascule Bi prend la valeur de l’information i.

• Lorsque : H=0  état mémoire,

H=1  chargement

67
 Registre à entrées parallèles et sorties parallèles
(Registre parallèle )

• Registre à écriture et lecture parallèle

– Structure à mémorisation d’un mot de 4 bits :
A B C D
E

D Q D Q D Q D Q

H Q H Q H Q H Q
H
L

SA SB SC SD
 Registre à entrée série et sortie série
( Registre à décalage )
• L’information est introduite bit par bit ( en série).

• L'ensemble du registre est décalé d'une position ( Bi, Bi+1) et la bascule B0

reçoit une nouvelle entrée ES.

• Un tel registre est appelé registre à entrée série à gauche et à sortie série à
droite ou registre à décalage à gauche.

69
Registre à entrée série et sortie série
( Registre à décalage )

Entrée Sortie
D Q D Q D Q D Q
Série Série

E Q0 Q1 Q2 Q3

a x x x x
b a x x x
c b a x x
d c b a x
t e d c b a

70
 Registre à entrée série et sortie série
( Registre à décalage )

registre à entrée série à droite et à sortie série à gauche

ou registre à décalage à droite

 Registre parallèle

Registre à décalage
 Registre universel 4-bits
 Peut effectuer le chargement parallèle et le décalage dans les deux directions.

Entrées parallèles

Entrée série gauche Entrée série droite

Horloge

Sortie série

73
Commandes Sorties parallèles
Table de fonctionnement

74
Diagramme logique du registre à décalage
Universel 4-bits

75
Chronogramme exemple - registre à décalage
H 1 t
0
D 1 t
0
R 1 t
0
Q0 1 t
0
Q1 1
t
0
Q2 1 t
0
Q3 1 t
0
Q4 1 t
0
registre à décalage 74164 Q5 1 t
0
Q6 1 t
0
Q7 1 t
0
DIGI BOARD2 Type 3910
DIGI BOARD2 Type 3910
DIGI BOARD2 Type 3910
DIGI BOARD2 Type 3910
DIGI BOARD2 Type 3910
DIGI BOARD2 Type 3910