SISTEMAS DIGITALES

Jaime Gallego FUNDAMENTOS DE

ELECTRÓNICA
Octubre 2023
CURSO 2020-2021
24 de septiembre de 2020
SISTEMAS DIGITALES

 Sistemas combinacionales
 Biestables
 Sistemas secuenciales

2
SISTEMAS COMBINACIONALES

– Basados en puertas lógicas

– La salida depende sólo del valor de las entradas
– Se definen mediante una tabla de verdad
– Se clasifican según su funcionalidad:
• Comparadores
• Sumadores (restadores)
• Codificadores
• Decodificadores
• Conversores de Código
• Multiplexores
• Demultiplexores
• Memorias ROM
3
COMPARADORES
 Es un circuito que permite determinar si dos datos son iguales,
o si uno es mayor que otro.
 Para hacer la comparación más sencilla (dos bits) no basta con
una salida. Se suelen usar tres, de las cuales solo una está
activa.

a b a>b a=b a<b

0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
Link simulador Falstad

4
COMPARADORES
 El integrado comercial es el 7485. Compara
dos números de 4 bits y permite conexión en cascada.
𝐴 → 𝐴4 𝐴3 𝐴2 𝐴1
Números que se comparan 𝐵 → 𝐵4𝐵3𝐵2𝐵1

SALIDAS
ENTRADAS

5
COMPARADORES
𝐴 → 𝐴4 𝐴3 𝐴2 𝐴1
 Ejemplos: 𝐵 → 𝐵4𝐵3𝐵2𝐵1
𝐴 → 0100 𝐴 → 1100
𝐵 → 0101 𝐵 → 0110

0 0
0 0
1 1
0 0 1 1
1 0 0 0
0 1 1 0
1 1
0 0
0 0
1 1
0 0

6
CONEXIÓN EN CASCADA
 Comparador de 8 bits = 2 comparadores de 4 bits en
cascada
𝐴8 𝐴7 𝐴6 𝐴5 𝐴4 𝐴3 𝐴2 𝐴1
𝐵8 𝐵7 𝐵6 𝐵5 𝐵4 𝐵3 𝐵2 𝐵1

7
CONEXIÓN EN CASCADA
 Ejemplo:
𝐴 → 𝐴8 𝐴7 𝐴6 𝐴5 𝐴4 𝐴3 𝐴2 𝐴1 → 10000100
𝐵 → 𝐵8𝐵7𝐵6𝐵5𝐵4𝐵3𝐵2𝐵1 → 01100110

0 0
0 0
1 0
0 1
0 1
0 0 0
0
1
1 1 0
1 1
0 0

8
CONEXIÓN EN CASCADA
 Ejemplo:
𝐴 → 𝐴8 𝐴7 𝐴6 𝐴5 𝐴4 𝐴3 𝐴2 𝐴1 → 10000100
𝐵 → 𝐵8𝐵7𝐵6𝐵5𝐵4𝐵3𝐵2𝐵1 → 10000110

0 0
Cambia 0
0
1 0
0 0
0 1
0 0 0
0
1
1 0 1
1 0
0 1

9
SUMADOR COMPLETO (full adder)
 El sumador completo tiene en cuenta el posible acarreo (CIN)

A B CIN S COUT
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
Link simulador Falstad
1 1 0 0 1
1 1 1 1 1

10
SUMADOR DE N BITS
 Para formar un sumador de n bits, unimos varios sumadores
completos en cascada. Cada uno tiene en cuenta el acarreo del
anterior.
 Ejemplo: 4 bits 𝐴4𝐴3𝐴2𝐴1
𝐵4𝐵3𝐵2𝐵1
+
𝑆5𝑆4𝑆3𝑆2𝑆1

11
 SUMADOR DE N BITS
 Ejemplo: 1
𝐴4𝐴3𝐴2𝐴1 1001
𝐵4𝐵3𝐵2𝐵1
+
0101
+ 01110
𝑆5𝑆4𝑆3𝑆2𝑆1
1 0



0 1 1

1 0 0 1
1 0 1 0

1 0 0 0

12
 SUMADOR DE N BITS
 Ejemplo:
𝐴4𝐴3𝐴2𝐴1 11 1
𝐵4𝐵3𝐵2𝐵1 1101
+
𝑆5𝑆4𝑆3𝑆2𝑆1
Cambia
+ 0101
10010
0 1



0 1 0

1 0 1 1
1 0 1 0

1 0 1 1

13
SUMADOR DE 4 BITS
 El integrado comercial 74283 un sumador completo de 4 bits,
permitiendo conexión en cascada:

SALIDAS
ENTRADAS

14
CONEXIÓN EN CASCADA
 2 sumadores de 4 bit permiten implementar un sumador de 8
bits
𝐴8 𝐴7 𝐴6 𝐴5 𝐴4 𝐴3 𝐴2 𝐴1
𝐵8𝐵7𝐵6𝐵5𝐵4𝐵3𝐵2𝐵1
+
𝑆 9𝑆 8𝑆 7𝑆 6𝑆 5𝑆 4𝑆 3𝑆 2𝑆 1

15
CONEXIÓN EN CASCADA
 Ejemplo
𝐴8 𝐴7 𝐴6 𝐴5 𝐴4 𝐴3 𝐴2 𝐴1
01110011
𝐵8𝐵7𝐵6𝐵5𝐵4𝐵3𝐵2𝐵1 101001110
+
+
𝑆 9𝑆 8𝑆 7𝑆 6𝑆 5𝑆 4𝑆 3𝑆 2𝑆 1
11011011
1 1
1 1
0 0 0
1
0 1 0 0
1 1 1 1
1 1 0 0
0 1
1 1 1
0

16
CONEXIÓN EN CASCADA
 Ejemplo Cambia
1
Cambia
𝐴8 𝐴7 𝐴6 𝐴5 𝐴4 𝐴3 𝐴2 𝐴1 01111011
𝐵8𝐵7𝐵6𝐵5𝐵4𝐵3𝐵2𝐵1 01011011
+ 011010110
+ 𝑆 9𝑆 8𝑆 7𝑆 6𝑆 5𝑆 4𝑆 3𝑆 2𝑆 1

1 1
1 1
0 0 1
1
1 1 0 0
1 1 1 1
1 0 0 1
0 1
1 0 0
1

17
SUMADOR/RESTADOR
 Para sumar y restar, trabajamos en complemento a 2. Restar dos números
es equivalente a sumar el número cambiado de signo.
• A - B = A + Ca2(B)
 Recordemos que cambiar el signo en Ca2 consiste en complementar todos
los bits y sumarle 1 al resultado. Según esto podemos diseñar un
sumador/restador de 4 bits basándonos en un
sumador de 4 bits y puertas XOR, ya que:
– Si a = 0: Tabla de verdad
y=a⊕𝑏 =𝑏 de la función XOR
– Si a = 1:
a b y
y = a ⊕ 𝑏 = 𝑏ത 0 0 0
Complementamos el valor de la variable 0 1 1
b (o no) en función de la variable a 1 0 1
1 1 0
18
SUMADOR/RESTADOR

 Si S/𝑅 = 0
– Los valores de las entradas B1- B4
no se complementan en las puertas
XOR
– El CIN es 0
– Por tanto, se realiza una suma
 Si S/𝑅 = 1
– Los valores de las entradas B1- B4
sí se complementan en las puertas
XOR
– El CIN es 1
– Por tanto, se realiza una resta
usando el Ca2 19
SUMADOR/RESTADOR
 Suma
1
1
0 1
0 0
0 1
0
1 1
0 1
1 0 0
1
0
0

𝐴4𝐴3𝐴2𝐴1 0011
𝐵4𝐵3𝐵2𝐵1
+ 1010
𝑆5𝑆4𝑆3𝑆2𝑆1 + 01101
20
SUMADOR/RESTADOR
 Suma
0
0
0
1
0 1
0 0
0
1 0
1 1
1 1 1
1
0
0

𝐴4𝐴3𝐴2𝐴1 0100
𝐵4𝐵3𝐵2𝐵1
+ 1110
𝑆5𝑆4𝑆3𝑆2𝑆1 + 10010
28
 SUMADOR/RESTADOR
𝐴 4 𝐴 3 𝐴 2 𝐴1
 Resta 𝐴4𝐴3𝐴2𝐴1 𝐵4 𝐵3 𝐵2 𝐵1
𝐵4𝐵3𝐵2𝐵1 𝑆/𝑅
− +
𝑆5𝑆4𝑆3𝑆2𝑆1 𝑆5 𝑆4 𝑆3 𝑆2 𝑆1
0
0
0 0100
1 0100
0 1 0001
0 1 1110
1 − 00110 1
+ 00110
1 0
1 0
1 0 0
0
Cambia
1
1

22
CODIFICADORES
 Es un circuito que permite transformar un nivel activo en una
de sus entradas en un valor codificado

 De manera general, tiene n entradas y m salidas.

23
CODIFICADORES
 Ejemplo: 74147 Decimal a BCD. 10 entradas y 4 salidas.
Usado en los teclados numéricos
Si se activan
varias entradas
a la vez, se
puede dar
prioridad a una
de ellas, o
alertar del error

Prioridad: menor
0101
𝐷𝐶𝐵𝐴 → 0101 𝐷𝐶𝐵𝐴 → 1000 𝐷𝐶𝐵𝐴 ቐ1000 Prioridad: mayor
1111 Error

24
DECODIFICADORES
 Transforma un valor codificado en:
– La activación de una única salida correspondiente a dicho valor.
Realizan la función inversa a los codificadores.
– Un valor codificado en otro código (conversores de código)

Símbolo genérico del decodificador con n entradas y m salidas

25
DECODIFICADOR
 Ejemplo: 7442 BCD a decimal

Si hay un
error, las
salidas
quedan a
gusto del
diseñador

𝐷𝐶𝐵𝐴 → 0101 𝐷𝐶𝐵𝐴 → 1000 𝐷𝐶𝐵𝐴 → 1100 → error

26
CONVERSOR DE CÓDIGO
 Ejemplo: 7447 BCD a display 7 segmentos

𝐷𝐶𝐵𝐴 → 0011 𝐷𝐶𝐵𝐴 → 0101 𝐷𝐶𝐵𝐴

→ 1000

Link simulador Falstad 34

MEMORIA ROM
 Una memoria ROM (Read Only Memory) solo se puede leer,
es no volátil y su contenido está predefinido
 Se puede interpretar como un conversor de código

Dirección Datos
de Memoria “almacenados”

𝑎7 … 𝑎0 → 00110011 𝑧7 … 𝑧0 → 011100101
𝑎7 … 𝑎0 → 11010101 𝑧7 … 𝑧0 → 001001011
𝑎7 … 𝑎0 → 00110011 𝑧7 … 𝑧0 → 011100101

28
DEMULTIPLEXOR
 Un demultiplexor es un circuito que copia el valor de la
entrada de datos (d) en la salida (z) indicada por el valor de
las señales de control (a).

Ejemplo para 3 bits de

control y 8 salidas

Con n bits de control:

2𝑛 = 𝑚 salidas

DMUX4, DMUX8…
29
MULTIPLEXOR
 El multiplexor es un circuito que permite seleccionar una de
las entradas de datos (x) y copiar su valor a la salida (z). La
entrada seleccionada depende del valor que se dé a las
entradas de control (a).

Ejemplo para 3 bits de

control y 8 entradas

Con n bits de control:

2𝑛 = 𝑚 entradas

MUX4,
MUX8… Link simulador Falstad
30
APLICACIONES DEL MULTIPLEXOR
 Un multiplexor de n entradas de control es un modulo
lógico universal: permite sintetizar cualquier función lógica de n
variables.
Tabla verdad de la función F Las variables de control del multiplexor son
que se quiere implementar las variables de la función a sintetizar y las
entradas de datos tienen los valores 0 ó 1
x y z F correspondientes al valor de la función para
0 0 0 1 cada combinación de variables.
0 0 1 0
0 1 0 0
0 1 1 0
Implementación de
1 0 0 1
la función F con un
1 0 1 0 multiplexor
1 1 0 1
1 1 1 1 31
APLICACIONES DEL MULTIPLEXOR
 Selector de datos. Sirve para
convertir información en
paralelo en información
serie.
 Acceso a buses. El control
del acceso a un bus para
enviar información al
mismo se
puede hacer de
cómoda mediante fo
multiplexor a través delrm
cual pasen todas lasa
un 32
SISTEMAS DIGITALES

 Introducción. IFF
 Sistemas combinacionales
 Biestables
 Sistemas secuenciales

33
BIESTABLES
 Es un circuito capaz de almacenar un bit de información,
gracias a un lazo de realimentación
 El más sencillo se basa en dos puertas NOT en serie

 El circuito se puede encontrar en situaciones

dos estables (de ahí el nombre de biestable):
Estado 0 o Reset: Q = 0
Estado 1 o Set: Q = 1
34
TIPOS DE BIESTABLES
 Para incluir entradas que nos permitan llevar al biestable a
uno de sus estados, vamos a cambiar las puertas NOT por
NAND o NOR
 La filosofía es que el valor almacenado (Q= 0 ó 1)
se mantiene hasta que las entradas provoquen un cambio.
 Tipos de biestables:
– Asíncronos (latch SR o D):
• Q puede cambiar al cambiar cualquier entrada
– Síncronos (flip-flop D, JK o T):
• tienen una señal de control (Clock) que
indica cuándo pueden cambiar el valor de Q

35
LATCH SR ASÍNCRONO
 Existe versión basada en
puertas dos NOR y puertas
Tabla verdad
NAND. Veamos
en lados
NOR:

 Si analizamos el circuito nos

encontramos con tres posibilidades para
Tabla verdad
las entradas que determinan las salidas
y una posibilidad S R Q2 Q1
(S=R=0) para la que las salidas no 0 0 Q1 Q2
están influenciadas por las entradas. 1 0 1 0
0 1 0 1
1 1 0 0
36
LATCH SR ASÍNCRONO

Link simulador Falstad

S R Q2 Q1

0 0
1 0
0 1
1 1
LATCH SR ASÍNCRONO
 Denominamos
– Estado 0 cuando Q2 = 0 y Q1 = 1
– Estado 1 cuando Q2 = 1 y Q1 = 0
 Entonces, el circuito presenta un
estado
tercer (Q1 = Q2 = 0). No nos interesa, por lo que
evitaremos que el sistema vaya a ese estado. Es
el estado prohibido. Tabla verdad
 Así, las salidas Q2 y Q1 son siempre una la
negada de la otra, por lo que las denominamos
Q y Qഥ . Y
importante, lo que es más
la combinación S = R = 0, mantiene
el estado por lo que el biestable mantendrá el
último estado escrito.

45
DINÁMIC
A
 El sistema permanece estable mientras S=R=0. Se dice que ambas
entradas están inactivas.
 Si activamos S (S=1, R=0) el sistema irá al estado 1. Se denomina
S porque lleva al estado Set.
 Si activamos R (R=1, S=0) el sistema irá al estado 0. Se denomina R
porque lleva al estado Reset.
 El circuito recuerda la última activación en S o R.
 Las dos entradas no pueden activarse a la vez, ya que el sistema iría al
estado prohibido.

S=1

Estado 0 Estado 1
R=1 46
DIAGRAMA DE ESTADOS
S=0, R=1 S=1, R=0
S=1, R=0

Estado 0 Estado 1
S=0, R=1

S=0
R=1
? S=1
R=0
S=0, R=0 S=0 S=0, R=0
R=0
S=1 S=1
R=1 R=1
Q=0

Q=0
LATCH D
 Está formado por un latch SR y lógica adicional para evitar el
estado prohibido
 Por definición, si la señal de control “Enable” (E) está
inactiva, el biestable mantiene el estado y si está active el
valor de la entrada D se escribe en la salida Q.
 El Enable puede ser activo en bajo o en alto. Si el
Enable es activo en alto:

48
LATCH D

Link simulador Falstad

CLOCK (RELOJ)
 Clock: Señal formada por serie de pulsos
intermitentes
una con un ancho específico.

 Tiempo de ciclo del reloj tCLK: intervalo entre los flancos

correspondientes de dos pulsos consecutivos.

 Para marcar un instante temporal para sincronizar varios

biestables, usamos los flancos (de subida o bajada)

43
DETECTOR DE FLANCO
 Circuito que tiene salida activa (en alto o bajo)
solo cuando se produce un flanco (de subida o bajada)
 Versión activa en alto para flanco de subida:

 La salida z será 1 solo cuando se produce el flanco de

subida, debido al retardo que se produce en el inversor

44
FLIP FLOP D
 Formado por un latch D y un detector de flanco
 El biestable solo es activo (Q toma el valor de D), cuando el
reloj tiene una transición. Así se pueden sincronizar los
cambios de varios flip flop.
 Versión activa con flanco de subida (latch D activo en alto y
detector de flanco con salida en alto con flanco de subida de
reloj)

45
BIESTABLES TIPO D
 Un latch es activado por nivel en el sentido de que se pueden producir
transiciones de estado mientras la señal de control (enable) esté en nivel
1 (o 0) (level triggered)
 Un flip-flop es activado por flanco de subida en el sentido de que la
transición de estado se produce sólo cuando la señal de control (reloj) pasa
de 0 a 1 (o de 1 a 0) (edge triggered)

 Latch D activado con nivel alto (a) o con nivel bajo (b)
 Flip-Flop D activado con flanco de subida (c) o de bajada (d)

(a) (b) (c) (d)

46
 TIPOS DE FLIP FLOP: D, JK Y T

Link simulador Falstad

47
EJERCICIO 1

Dado un biestable con entrada de control A (Enable para

Latch/Clock para Flip Flop) y entrada de datos B (D para tipo D, T
para tipo T), complete el cronograma en función del tipo de
biestable:
1. QA: Latch tipo D activo en alto
2. QB: Latch tipo D activo en bajo
3. QC: Flip Flop tipo D activo en subida
4. QD: Flip Flop tipo D activo en bajada
5. QE: Flip Flop tipo T activo en subida
6. QF: Flip Flop tipo T activo en bajada

48
SISTEMAS DIGITALES
 Introducción. IFF
 Sistemas combinacionales
 Biestables
 Sistemas secuenciales

50
SISTEMAS SECUENCIALES
– Incluyen biestables
– Salida depende de las entradas y del estado:
• Latch/Flip Flop
• Registros
• Contadores
• Memorias SRAM
– Ejemplo: sumador - acumulador

51
AGRUPACIONES DE FLIP FLOPS

 Flip flops D en paralelo: Registros de almacenamiento

 Flip flops D en serie: Registros de desplazamiento

 Flip flops T en serie: contador asíncrono

 Flip flops T en paralelo: contador síncrono

 Matriz de flip flops D: Memoria SRAM

52
REGISTRO DE ALMACENAMIENTO

 Conexión en paralelo de
flip-flops D
 Se produce una carga síncrona
de los datos Di en la salida
correspondiente Qi
 El dato queda almacenado
hasta la siguiente activación
del reloj

53
REGISTRO DE DESPLAZAMIENTO
 Conexión en serie de flip-flops D Link simulador Falstad

 En cada activación del reloj se produce un desplazamiento de los datos

hacia la derecha, ya que cada biestable toma el valor que tiene en su
entrada

𝑄𝑖+1 = 𝑄𝑖
𝑄0 = 𝑋

 No se produce un desplazamiento en cadena porque el tiempo de

retardo de cada biestable es superior al de activación del reloj

54
REGISTROS CON REALIMENTACIÓN
 Registro de desplazamiento (a la izquierda) realimentado

 Estado definido por el valor de las salidas: Q3Q2Q1Q0

 Número de estados limitado (≤2N) que se repiten cíclicamente
 Suelen requerir inicialización (o de estados no
corrección permitidos)
 Ejemplo: contadores de anillo y doble anillo
55
CONTADOR EN ANILLO
 Contador de anillo
– Salida serie 
Entrada serie
– N estados permitidos

0010

0001 0100

1000
56
CONTADOR DE DOBLE ANILLO
 Contador de doble anillo
– Salida serie negada 
Entrada serie
– 2N estados permitidos

0001 0011 0111

0000 1111

1000 1100 1110

57
 CONTADORES ASÍNCRONOS
 Conexión “serie” de flip-flops T (todos activos con T=1)
 Reloj (activo en flanco de bajada) no común: Asíncrono
 Integrado comercial (4 bits): 7493

Link simulador Falstad

0001 0010

0000

1111 1110 58
CONTADORES SÍNCRONOS

 Conexión “paralelo” de flip-flops T

 Requiere lógica adicional
(mayor complejidad)
 Retardo no acumulativo
(mayor velocidad)
 Reloj común: síncrono
 Integrado comercial (4 bits):
74163
Link simulador Falstad

Link simulador Falstad

59
MEMORIA SRAM

 Static Random Access

Memory
 Estructura:
– Matriz m x n de Flip Flop
D
– Decodificador
– n Multiplexores
 Características:
– Volátil
– Estática
– Escribes/lees
por filas
– Capacidad: 1 bit 60
por biestable
MEMORIA SRAM

 Ejemplo:
– 3 datos de entrada (D):
3 columnas de biestables
– 2 para la dirección (A): El
decodificador indica una única
fila. 4 filas de biestables
– 3 datos de salida (Q): los
multiplexores llevan a la salida la
fila indicada por el decodificador
– 1 control de escritura (WE: write
enable)
• WE = 0: lectura
• WE = 1: escritura
 Total: 4x3 = 12 bits 61
EJERCICIO 2
 Dado el siguiente circuito formado por 3 flip-flops (uno T y
dos D), todos activos por flanco de subida de reloj.

 Obtenga la secuencia de todos los estados posibles

Q2Q1Q0. ¿Cuántos ciclos cerrados se forman?

62
Link simulador Falstad
EJERCICIO 3
 Dado el siguiente circuito basado en 2 flip-flops (uno T y
uno JK) ambos activos por flanco de subida de reloj.

 Obtenga la secuencia de todos los estados posibles Q1Q0

para:
• B = 1, A = 0
• B = 1, A = 1
 ¿Qué ocurre si B = 0?
71
Link simulador Falstad