A.L.
ALU (Arithmetic Logic Unit)
LA ALU EST FORMADA POR LOS SIGUIENTES ELEMENTOS: [Link] [Link] de entrada (REN) [Link] acumulador [Link] de estado (flags)
UNIDAD ARITMETICO LOGICA
FUNCIN: Ejecutar las operaciones aritmticas y lgicas OPERADORES Operadores o unidades funcionales:
Serie: operan bit tras bit Paralelo: con todos los bit simultneamente Combinacionales Secuenciales
Registros: Acumulador; Otros registros (MC) Indicadores: S, Z , V, C
Esquema general
REN 1 y REN 2 son externos a la ALU
BUS
A L U
ESQUEMA BSICO
ALU CON ACUMULADOR
Estructura de una UAL bsica
R. acumulador
R. de estado
CONJUNTO DE OPERADORES
OPERADORES
OPERADORES LGICOS
En un operador combinacional En un operador con acumulador
OPERADORES ARITMTICOS
Operadores serie Operadores paralelo
Sumadores y sumadores/sustractores Multiplicadores Divisores
[ UAL ]
Unidad Aritmtico Lgica Elemental
ABACUS
Con operadores puramente combinacionales
Operador con acumulador
Ing. Gustavo Maurokefalidis 9 Arquitectura de Computadores
Prsentat ion
[ UAL ]
OPERACIONES LOGICAS
ABACUS
Operadores Secuenciales
Elemento con operaciones Integradas
Ing. Gustavo Maurokefalidis
10
Arquitectura de Computadores
Prsentat ion
OPERADOR COMBINACIONAL
[ UAL ]
EL SEMISUMADOR
ABACUS
A B
Sumador
Entradas A 0 B 0
Salidas R 0 S 0
S R
0
1 1
1
0 1
0
0 1
1
1 0
Ing. Gustavo Maurokefalidis
12
Arquitectura de Computadores
Prsentat ion
[ UAL ]
EL SUMADOR
ABACUS
De la tabla de verdad obtenemos las ecuaciones siguientes:
Entradas
Salidas
A
0 0 1 1
B
0 1 0 1
R'
0 0 0 0
R
0 0 0 1
S
0 1 1 0
S=-A.-B.R'+-A.B.-R'+A.-B.-R'+A.B.R' R=-A.B.R' + A.-B.R' +A.B.-R' + A.B.R' Se puede escribirse tambin: S=-R' . (-.B+A-B)+R' . (-A.-B+A.B) forma que corresponde a un OR exclusivo sobre las entradas A y B, si no hay arrastre, y al complemento de un OR exclusivo, si hay arrastre. R puede escribirse tambin: R=(-A.B.R'+A.B.R')+(A.-B.R'+A.B.R')+(A.B.-R'+A.B.R') de donde se desprende: R = (A + B) . R' + A.B el arrastre comporta dos trminos: (1) R1 = A.B, que representa al arrastre generado en la etapa de sumador. (2) R2 = (A+B). R' que representa al arrastre propagado por la etapa de sumador.
0
0 1 1
0
1 0 1
1
1 1 1
0
1 1 1
1
0 0 1
Ing. Gustavo Maurokefalidis
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Arquitectura de Computadores
Prsentat ion
[ UAL ]
EL SUMADOR
ABACUS
Entradas
Salidas
A
0 0 1 1
B
0 1 0 1
R'
0 0 0 0
R
0 0 0 1
S
0 1 1 0
0
0 1 1
0
1 0 1
1
1 1 1
0
1 1 1
1
0 0 1
Ing. Gustavo Maurokefalidis
14
Arquitectura de Computadores
Prsentat ion
[ UAL ]
EL SUSTRACTOR
ABACUS
A B
Sustractor
Entradas A 0 B 0
Salidas R 0 D 0
D R
A B
D=AB
0
1 1
1
0 1
1
0 0
1
1 0
R=AxB
Ing. Gustavo Maurokefalidis
15
Arquitectura de Computadores
Prsentat ion
SUMADOR PARALELO
PARA NUMEROS SIN SIGNO
[ UAL ]
Sumador Binario Paralelo
ABACUS
AC3
AC2
AC1
AC0
EAC
S SUM SUM R SUM B R` SUM
B3
B2
B1
B0
Ing. Gustavo Maurokefalidis
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Arquitectura de Computadores
Prsentat ion
SUMADOR/SUSTRACTOR PARALELO
REPRESENTACIN DE LOS NMEROS EN LA MEMORIA
NUMEROS ENTEROS (positivos y negativos) COMO ALMACENARLOS 1. VERDADERA MAGNITUD: SE ALMACENA EL
NMERO EN SU FORMA BINARIA. SE CODIFICA EL SIGNO: - 1 ; + 0; Ejem.: - 0011 1.0011 +1010 0.1010
2. COMPLEMENTO A 1: UNICAMENTE PARA
NMEROS NEGATIVOS; Ejem: - 0111 1.1000
NEGATIVOS; Ejem: - 0111 1.1001
3. COMPLEMENTO A 2: TAMBIEN PARA NMEROS
SUMADOR PARALELO
COMO SE TRATA EL SIGNO
CONDICIN DE SIGNO 2 Op. > 0 (Res. +) 1 Op. > 0 y 1 Op. < 0 No desbordamiento 2 Op. < 0 (Res -)
Repres. inicial Res. Si no hay arrastre de la etapa n-1
0_____ 0_____ 0_____ Vlido res. (+)
1_____ 0_____ 1_____ Vlido res. (-)
1_____ 1_____ 10 _ _ _ _ _ No vlido
Res. Si hay arrastre de la etapa n-1
1_____ No Vlido res. (-) desbordamiento
10 _ _ _ _ _ Vlido res. (+) dejando de lado el desbordam.
11 _ _ _ _ _ Vlido res. (-) dejando de lado el desbordam
[ UAL ]
Adicin y Sustraccin de Nmeros Algebraicos Binarios
ABACUS
Condiciones de Signo: 1 operando > 0 1 operando < 0 No puede haber desbordamiento
21
2 operandos > 0 el resultado debe ser positivo
Ing. Gustavo Maurokefalidis
2 operandos < 0 El resultado debe ser negativo
Arquitectura de Computadores
Prsentat ion
SUMADOR DECIMAL
Dec. BINARIO s3 s2 s1 s0 R BCD s3 s2 s1 s0 Bin.
10
11 12 13
1
1 1 1
0
0 1 1
1
1 0 0
0
1 0 1
1
1 1 1
0
0 0 0
0
0 0 0
0
0 1 1
0
1 0 1
16
17 18 19
SUMADOR DECIMAL
14
15 16 17 1 1
1
1 0 0
1
1 0 0
1
1 0 0
0
1 0 1
1
1 1 1
0
0 0 0
1
1 1 1
0
0 1 1
0
1 0 1
20
21 22 23
18
24
Correccin
CIRCUITO DE CORRECCIN
Circuito completo del sumador decimal
SUMADOR DE UNA DECADA
SUMADOR BCD con dos CI 7483
Solo NAND
ELEMENTO DE LA ALU (ABACUS)
MULTIPLICADORES
POR SUMA DESPLAZAMIENTO
Justificacin Iniciacin de la operacin:
Carga del multiplicador en Ac Desplazamiento a der. del acum.+MC multiplicad. en MC y ceros en Ac Carga del multiplicando en B
Ejecucin de la operacin Que queda en los registros?
MULTIPLICADOR CELULAR
MULTIPLICADOR POR SUM./ DESPLAZ.
INICIALIZACIN DE LA OPERACIN 1) 2) 3) Carga del multiplicador en Ac Desp. Der. De Ac + MC0 Ac y multiplicador en MC Cargar multiplicando en B
Multiplicador por suma-desplazamiento
DIAGRAMA DE BLOQUES
MULTIPLICADOR CELULAR
DIVISIN POR SUSTRACCIN DESPLAZAMIENTO
UTILIZANDO COMPARADOR
Justificacin Iniciacin de la operacin:
Carga del dividendo en Ac Desplazamiento a der. del (Ac).y (MC) dividendo en MC y ceros en Ac Carga del divisor en B
Ejecucin de la operacin Que queda en los registros?
DIVISIN CON RESTAURACIN
DIVISOR CON COMPARADOR
ORGANIGRAMA DEL DIVISOR CON COMPARADOR
ORGANIGRAMA DEL DIVISOR CON RESTAURACIN
OPERACIONES EN COMA FLOTANTE
COMA FLOTANTE formato de nmeros: SMxE
S exponente (E) mantisa (M)
125x106
03 125000 09 125000 Coma a la derecha coma a la izquierda S: 1 bit 1(-) ; 0(+) E: e bits; como potencia de 2 M: m bits; si el nmero es negativo esta representado en compl. a 2 SUMA SUSTRACCION: Primera fase: Alinear las mantisas Segunda fase: Ajustar los signos Tercera fase: Normalizacin de resultados MULTIPLICACION Y DIVISION: No precisa operacin preliminar de comparacin de exponentes
SUMA-SUSTRACCION EN COMA FLOTANTE
Mantisas
Exponentes 1 fase Alin mant
Alin mant
SUMADOR/ SUSTRACTOR Sum sust de mantisas
EJECUCIN DE LA SUMA
FASES
1. Comparacin de los exponentes 2. Alineamiento de las mantisas 3. Suma-sustraccin de las mantisas 4. Normalizacin
EJERCICIOS
1. Disee un circuito combinacional para obtener el complemento a 2 y el complemento a 1, a partir del cdigo binario de 4 variables. 2. Obtener el diagrama lgico de un sumador completo de dos variables A y B, usando slo compuertas NAND. 3. Disee un circuito lgico que genere el complemento a NUEVE de un nmero en BCD de 4 bits. Utilice para tal fin el sumador completo de 4 bits 7483. 4. Usando 4 compuertas XOR y un circuito MSI de sumadores completos de 4 bits (7483), construya un sumador-restador paralelo. Use una variable de seleccin de entrada Op, de tal manera que cuando Op=0 el circuito sumar y cuando Op=1 este restar. Ya saben como hacerlo ya que se vio en clases. 5. Disee un multiplicador binario que multiplique un nmero de 4 bits B=b3b2b1b0 por un nmero de 2 bits A=a1a0, para formar el producto C=c5c4c3c2c1c0. Esto puede lograrse mediante compuertas AND y sumadores paralelos de 4 bits. 6. Partiendo del cdigo BCD de 4 bits, disee un circuito que genere el cdigo EXCESO en 3, y el complemento a nueve de este ltimo (por supuesto, tambin en exceso a 3) utilizando tecnologa SSI y MSI.
